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#Verilog
DC逻辑综合-概述
逻辑综合-概述逻辑综合SynopsysDesignCompiler综合工具
verilog
code-->可生产门级电路电路逻辑优化面积，功耗......时序分析及优化DFT(DesignForTest)转化两保证
贾多宝
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2020-08-16 22:42
EDA工具学习总结
iic协议以及个人总结的设计流程
目录I2C设计流程简介特性功能描述设计模块描述常见的I2C操作顺序
Verilog
HDL仿真与验证结构图总结I2C设计流程简介I2C(Inter-IC)总线是一种简单、低带宽、短距离的协议。
贾多宝
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2020-08-16 22:42
Verilog
项目练习
08-
Verilog
学习-S_I2C总线协议
IIC协议首先是比较好的博客与资料：https://www.cnblogs.com/xiaomeige/p/6509414.htmlhttps://www.cnblogs.com/microxiami/p/8527464.htmlI2C总线协议(中文版).pdfhttps://download.csdn.net/download/weixin_43499278/12275402I2C协议的实现（判
或许改变
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2020-08-16 22:51
Verilog项目实践
verilog
--串并转换
(1)四输入单输出的并串转换模块：moduleb_c(clk,rst_n,en,d,q);inputclk,rst_n;input[3:0]d;outputregen;outputregq;reg[3:0]count;reg[3:0]data;always@(posedgeclkornegedgerst_n)beginif(rst_n==0)begincount<=0;en<=0;;data<=d
工科路上奋斗的小白
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2020-08-16 22:42
FPGA学习
并行转串行 串行转并行输出模块
并行转串行串行转并行输出模块夏宇闻
Verilog
第15章学习笔记通信协议：scl为高，sda由高跳变低，start；scl为高，sda由低跳变为高，stop；scl为低，sda数据位才能变化两个模块ptosda
橙子
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2020-08-16 22:09
串口读写IIC器件 FPGA
Verilog
HDL
串口读写IIC器件FPGA
Verilog
HDLIIC总线协议实现：`include"config.v"moduleI2C(clk,//systemclk50MHZrstn,//activelowdata_in
那是一段痛苦的记忆
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2020-08-16 22:38
verilog
总线
I2C
FPGA
IIC
乘法器
串口通信
UART
IIC协议
Verilog
HDL 代码
////ModuleName:IIC_CORE模块AT24C256,SCL为高电平期间锁存数据，所以主器件输出到ATC（写）时，要在SCL为低电平的//时候给SDA赋值，而从EEPROM读数据时，只要在SCL为高电平时读好了。////-----------------------------------------------------------------------------------
XY_Chang
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2020-08-16 22:01
通信协议
【数字逻辑】
Verilog
N分频器
分频器是非常重要且经常用到的。简写一个分频器的module。原理就是计上升和下降沿的个数做翻转。modulefre_div(inputclk,inputrst_p,outputregclk_out);//参数：位宽和分频系数parameterwidth=2;parameterN=4;reg[width-1:0]cnt;//countedgealways@(posedgeclkornegedgecl
第一个清晨_LU
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2020-08-16 22:23
verilog
Verilog
D锁存器
D锁存器的真值表，逻辑表达式和逻辑电路图如下：
Verilog
代码实现：/*----------------------------------------------Filename:D_latch.vFunction
田野麦子
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2020-08-16 21:47
FPGA相关
离散小波变换的FPGA/
Verilog
实现
小波变换(二)离散小波变换的FPGA/
Verilog
实现to51研究不顺的假期文章目录小波变换(二)尺度函数族小波函数定义尺度函数定义尺度函数分辨率沿拓多分辨分析(MRA)方程尺度函数的MRA方程小波函数的
hhhhorrible
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2020-08-16 21:14
DSP
fpga
verilog
串口接收多个字节数据
原文地址：
verilog
串口接收多个数据进行处理的实现方法https://blog.csdn.net/deng_d1/article/details/51491325关于使用串口接收多个数据进行处理的问题
Bronceyang131
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2020-08-16 21:12
Verilog
学习
quartus
ii
Verilog
加法器和减法器(2)
类似半加器和全加器，也有半减器和全减器。半减器只考虑当前两位二进制数相减，输出为差以及是否向高位借位，而全减器还要考虑当前位的低位是否曾有借位。它们的真值表如下：对半减器，diff=x^y,cin=~x&y对全减器，要理解真值表，可以用举列子的方法得到，比如4’b1000-4b'0001,则第一位对应01011第二位对应的是00111从真值表中，可以得到diff=x^y^cout,cin=(~x&
weixin_34378767
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2020-08-16 21:32
艾米电子 - 参数与常量，
Verilog
对读者的假设已经掌握：可编程逻辑基础
Verilog
HDL基础使用
Verilog
设计的QuartusII入门指南使用
Verilog
设计的ModelSIm入门指南内容1常量HDL代码经常在表达式和数组的边界使用常量
weixin_34377919
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2020-08-16 21:02
Verilog
HDL常用的仿真知识
现在验证大多是基于UVM平台写的system
verilog
，然而我并不会sv，不过我会使用
verilog
进行简单的验证，其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。
weixin_34377919
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2020-08-16 21:02
简单时序逻辑电路的
verilog
实现，包括D触发器、JK触发器、锁存器、寄存器、
2013-06-1416:49:12简单时序逻辑电路的
verilog
实现，包括D触发器、JK触发器、锁存器、寄存器、简单时序逻辑电路的实现D触发器（带有同步复位、置位或者异步复位、置位）RTL描述：1moduledff
weixin_34270865
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2020-08-16 21:20
verilog
语法实例学习(3)
Verilog
操作运算符算术运算符+，-，*，/，**（加/减/乘/除/幂运算），乘法运算的结果的位宽是乘数和被乘数位宽的和。
weixin_34258782
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2020-08-16 21:49
verilog
有符号数运算
（2）那么
Verilog
中编程的时候对编程人员来说，其实想不到现在的编译器(QuartusII9.1和ISE10.1没有问题，更高的版本应该更加可以了)都支持
verilog
有符号运算的综合了。
weixin_34250709
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2020-08-16 21:49
Verilog
HDL程序设计——基本要素
Verilog
基本上熟悉了，继续整理一下
Verilog
的学习笔记吧。前面记载了
Verilog
的结构，写
Verilog
的结构有了，但是该怎么写呢？
weixin_34075551
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2020-08-16 21:03
Verilog
加法器和减法器(6)
为了减小行波进位加法器中进位传播延迟的影响，可以尝试在每一级中快速计算进位，如果能在较短时间完成计算，则可以提高加法器性能。我们可以进行如下的推导：设gi=xi&yi,pi=xi+yici+1=xi&yi+xi&ci+yi&ci=xi&yi+(xi+yi)&ci=gi+pi&ci=gi+pi&(gi-1+pi-1&ci-1)=gi+pi&gi-1+pi&pi-1&ci-1=….=gi+pi&gi-
weixin_34006965
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2020-08-16 21:57
Verilog
设计中的锁存器
问题：什么是锁存器？什么时候出现锁存器？锁存器对电路有什么影响？如何在FPGA设计中避免锁存器？在FPGA设计中应该避免锁存器.实际上，锁存器与D触发器实现的逻辑功能基本相同，都有暂存数据的功能。但如果两者都由与非门搭建的话，锁存器耗用的逻辑资源要比D触发器少（D触发器需要12个MOS管，锁存器只需6个MOS管），锁存器的集成度更高。所以在的ASIC设计中会用到锁存器。但锁存器对毛刺敏感，无异步复
weixin_34001430
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2020-08-16 21:27
Verilog
加法器和减法器(3)
手工加法运算时候，我们都是从最低位的数字开始，逐位相加，直到最高位。如果第i位产生进位，就把该位作为第i+1位输入。同样的，在逻辑电路中，我们可以把一位全加器串联起来，实现多位加法，比如下面的四位加法电路。这种加法电路叫行波进位加法器。每一级的进位cout传到下一级时都有一个延时，假设为t,则总的延时为n*t,n为操作数的位数，比如四位行波进位加法器，为4t。因为t是固定的时间，所以32位或者64
weixin_33859844
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2020-08-16 21:48
Verilog
加法器和减法器(5)
前面二进制加法运算，我们并没有提操作数是有符号数，还是无符号数。其实前面的二进制加法对于有符号数和无符号数都成立。比如前面的8位二进制加法运算，第一张图我们选radix是unsigned，表示无符号加法，第二张图我们选radix是decimal，表示有符号数，从图中可知结果都是正确的。对于有符号数来说，负数默认是补码的形式存在。假设二进制数是n位，则对于无符号数来说，表示范围是0~(2^n)-1，
weixin_33724046
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2020-08-16 21:06
AHB总线RAM
Verilog
实例
1//***************************************************************************2//Copyright(c)2017,LyuYang3//Allrightsreserved4//5//Filename:ahb_ram.v6//Modulename:7//Author:LyuYang8//Email:9//Date:201
weixin_30781107
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2020-08-16 21:51
I2C
Verilog
的实现（一）
`timescale1ns/1psmoduletest(sda);regscl;inoutsda;regsda_out;wiresda_in;reg[7:0]data;regstart_flag,stop_flag;assignsda=sda_out?1'bz:1'b0;assignsda_in=sda;pullup(sda);I2CTESTtestmine(.SDA(sda),.SCL(scl)
weixin_30653097
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2020-08-16 21:42
verilog
字符串
如果字符串被用作
Verilog
表达式或复制语句的操作数，则字符串被看做无符号整数序列。1．字符串变量声明字符串变量是寄存器型变量，它具有与字符串的字符数乘以8相等的位宽。
weixin_30646505
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2020-08-16 21:41
【接口时序】6、IIC总线的原理与
Verilog
实现
一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE、ChipScope硬件平台：1、FPGA型号：Xilinx公司的XC6SLX45-2CSG3242、EEPROM型号：Microchip公司的AT24LC04B二、原理介绍IIC(Inter-IntegratedCircuit)总线是一种由PHILIPS公
weixin_30609287
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2020-08-16 21:08
SPI以及IIC的
verilog
实现以及两者之间的对比
一、SPI是一种常用的串行通信接口，与UART不同的地方在于。SPI可以同时挂多个从机，但是UART只能点对点的传输数据，此外SPI有四条线实现数据的传输，而UART采用的是2条实现串行数据的传输1.SPI的主从机的接口模型（master和slave在时钟的上升沿采样，下降沿发送数据。数据从最高位（MSB）开始发送。）用3条通讯总线和1条片选线。MOSI：MasterOutputSlaveInpu
weixin_30481087
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2020-08-16 21:32
verilog
中24LC04B iic(i2c)读写通信设计步骤，以及程序常见写法错误。
板子使用的是黑金的是xilinxspartan—6开发板，首先准备一份24LC04B芯片资料，读懂资料后列出关键参数。如下:1、空闲状态为SDA和SCL都为高电平2、开始状态为：保持SCL，SDA高电平不变，SDA保持最少4us，之后SDA为低，保持最少4us3、结束状态为：保持SCL为高、SDA为低电平不变，保持最少4us，SDA为高保持最少4us4、时间间隔4us要求来源（上面数据为24LC0
weixin_30485799
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2020-08-16 21:32
嵌入式
IC设计过程
这一步可以使用Vhdl或
Verilog
作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（forVhdl）、VCS（for
Verilog
）Cadence的工具也就是著名的
Verilog
-XL
weixin_30496751
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2020-08-16 21:01
vivado使用心得(一)
最新消息请看最后~我的任务是分析
Verilog
程序中的算法...于是自然搭配Xilinx(赛灵思)发布的vivado集成开发环境进行分析.我用的版本是vivado2017.1版本,在这之前,2014.4
weixin_30426879
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2020-08-16 21:28
verilog
存储器读写操作
1.文件打开和关闭:首先定义integer指针，然后调用$fopen(file_name,mode)任务，不需要文件时，调用$fopen(file_name)常用mode包括:“w"打开文件并从文件头开始写，如果不存在就创建文件。“w+"打开文件并从文件头开始读写，如果不存在就创建文件"a"打开文件并从文件末尾开始写，如果不存在就创建文件“a+"打开文件并从文件末尾开始读写，如果不存在就创建文件2
weixin_30314793
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2020-08-16 21:20
FPGA进阶教程四--有限状态机的
Verilog
实现（已完结）
版权说明：未经许可，不得转载一.目的1.掌握复杂时序逻辑电路的设计方法2.了解FPGA中有限状态机的工作原理和实现过程3.学习用
Verilog
描述有限状态机的方法。
立志成为摄影师的健身虾
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2020-08-16 21:14
计算机大类
串并转换
verilog
串并转换
verilog
verilog
如下//串并转换//串转并moduleserial2parallel(inputclk,inputrst_n,inputdatain,inputshift_en,inputload
wangn1633
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2020-08-16 21:06
Verilog
数字IC设计——用
Verilog
实现串并转换（移位寄存器）
数字IC设计——用
Verilog
实现串并转换（移位寄存器）一、串转并转换模块利用移位寄存器串行转并行数据输出：采用位拼接技术（移位寄存器），将串行的数据总数先表示出来，然后发送一位数据加一，后面的接收的这样标志
摆渡沧桑
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2020-08-16 21:52
Verilog语言
数字IC设计-FPGA
数字ic设计流程以及相关工具
数字Asic设计流程前端到后端使用工具在验证算法时一般使用C语言或者
verilog
来对
uvm_ydd
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2020-08-16 21:47
【FPGA】【
Verilog
】【基础模块】触发器&锁存器
D触发器：//D触发器moduledff(q,clk,data);outputq;inputdata,clk;regq;always@(posedgeclk)beginq=data;endendmodule带置位复位：moduledff2(q,qb,d,clk,set,reset);inputd,clk,set,reset;outputq,qb;regq,qb;always@(posedgeclk
居然是可以改昵称的
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2020-08-16 21:06
基础模块
FPGA学习
每天一点
Verilog
，《高级FPGA设计》学习笔记：综合编码
判决树：在FPGA设计中，把一系列用来决定逻辑应该采取什么动作的条件称作一个判决树。通常，用if/else或者case实现。举一个写寄存器的例子：modulewr_reg(outputregrout,inputclk,input[3:0]in,input[3:0]ctrl);always@(posedgeclk)beginif(ctrl[0])rout<=in[0];elseif(ctrl[1])
teead
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2020-08-16 21:08
Verilog学习笔记
基于CPLD的数字钟设计(一)
在“夏宇闻老师之
verilog
学习站”（http://
verilog
.113.tofor.com)中,有这样一道题目。
springone
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2020-08-16 20:37
IC/FPGA
output
include
module
file
input
function
【计组实验】P2 Modelsim
Verilog
单周期处理器开发 MIPS指令集
一点心得：如果遇到不会的题，可以看着别人的代码，比着抄一遍（不要直接复制粘贴），抄的同时尽量理解每句代码的含义。如果看不懂某句代码，（觉得这句没有用），可以跳过这句不写，按照自己的思路继续。如果之后没有出现问题，就不用管之前跳过的那句了；如果写着写着发现自己的思路行不通，再回去看别人的代码，大多数时候会发现：刚才跳过的那句，恰好能解决现在遇到的问题一定要动手操作，不能只看书/答案更新中，指令已完成
寒泉Hq
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2020-08-16 20:26
verilog
计算机组成原理
MIPS汇编
FPGA
Verilog
寄存器模块及testbench代码
异步清零寄存器工作原理：CP不为上升沿，且RD=1时,寄存器输出保持不变。CP上升沿，且RD=1时,输入端D0-D3送寄存器，Q0-Q3输出等于输入，并保持此数据直到下一个时钟沿到来。RD=0时,异步清零。寄存器模块代码：modulehardreg(d,clk,clrb,q);inputclk,clrb;input[3:0]d;outputreg[3:0]q;always@(posedgeclko
码糖
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2020-08-16 20:03
fpga
【
verilog
_7】: 设计一个 32 位 ALU 支持加法、减法、与、或、异或、取非这六中运算
设计一个32位ALU支持加法、减法、与、或、异或、取非这六中运算author:Mr.Maoe-mail:
[email protected]
_32(input[31:0]data_a_in,input[31:0]data_b_in,inputcarry_in,input[3:0]op_code,outputregcarry_out,outputreg[31:0]result_out
不二↣臣
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2020-08-16 20:22
FPGA
Verilog
并行数据流转换为一种特殊串行数据流模块的设计
模块M0`timescale1ns/100ps`defineclk_cyc50modulesigdata(rst,data,sclk,ack);inputack;outputrst;output[3:0]data;outputsclk;regrst;regsclk;reg[3:0]data;initialbeginrst<=1;#10rst=0;#(`clk_cyc*2+3)rst=1;endin
动次打次小飞龙
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2020-08-16 20:49
IC
Verilog
i2c
YUV444转RGB24的
verilog
实现
最近做华为Atlas200二次开发项目中，需要把YUV的数据，转换成RGB24。网上公式很多，笔者利用的公式如下：R=1.164(Y-16)+1.596(Cr-128)G=1.164(Y-16)-0.391(Cb-128)-0.813(Cr-128)B=1.164(Y-16)+2.018(Cb-128)将上述公式进行转换：R=1.164Y+1.596Cr-222.912G=1.164Y-0.391
伯纳乌的至尊玉
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2020-08-16 20:49
数字IC笔试题|
verilog
实现CRC-8的串行计算
题目如下：
verilog
实现：`timescale1ns/1ps//modulecrc(clk,rst_n,data,data_valid,crc_start,crc_out,crc_valid,crc_out_parallel
FPGA入门到头秃
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2020-08-16 20:32
学习记录
Verilog
实现IIC主机对从机的写操作(zybo z7板运行代码)
文章目录IIC通信协议模块框图及输入输出信号实现难点代码实现IIC通信协议IIC总线协议模块框图及输入输出信号框图表示输入输出信号解释输入：时钟信号复位信号使能信号从机地址从机寄存器地址需要写入的数据输出：sclsdaO_done_flag是主机(FPGA)发送一个字节完成标志位，发送完成后会产生一个高脉冲；实现难点有限状态机保证写时序操作状态的有序进行由于IIC时序要求数据线SDA在串行时钟线的
九幽小班
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2020-08-16 20:56
VIVADO
8位串行输入串行输出移位寄存器的
Verilog
设计
1
Verilog
描述moduleshift_s2s(inputdin,inputclk,outputregdout);regtmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7;//串行输入串行输出移位寄存器
晓风拂面
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2020-08-16 20:51
基本时序逻辑电路
FPGA设计中出现的错误
编译错误Error(10161):
Verilog
HDLerroratwork2.v(1):object“B”isnotdeclared.Verifytheobjectnameiscorrect.Ifthenameiscorrect
虚蕴
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2020-08-16 20:10
FPGA
IIC协议驱动EEPROM的
Verilog
实现与竞争冒险与下降沿触发、多重驱动
文章目录一、前言二、软硬件平台软件平台硬件平台三、IIC与EEPROMIIC简介1.写操作大致步骤2.读操作大致步骤3.IIC总线有以下几种状态1.空闲状态2.起始信号和结束信号3.数据传输状态4.应答信号/非应答信号4.从机地址EEPROM简介EEPROM从机地址EEPROM数据地址EEPROM的五访问方式1.字节写（BYTEWRITE）2.页写（PAGEWRITE）3.当前地址读（CURREN
溢泽の小作坊
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2020-08-16 20:11
verilog
实现简单的除法运算
设计思路：通过
verilog
实现除法有两大类，分别是：基于减法操作。基于乘法操作的算法。
one_u_h
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2020-08-16 20:34
FPGA基础
单周期CPU——
verilog
语言实现
单周期CPU的设计与实现关于单周期CPU的设计问题，相信各位在课程上也有所学习，以下是个人的一些理解整个项目的资源下载：这里写链接内容实验内容基本要求PC和寄存器组写状态使用时钟触发，这是必须的！指令存储器和数据存储器存储单元宽度一律使用8位，即一个字节的存储单位。不能使用32位作为存储器存储单元宽度。控制器部分要学会用控制信号真值表方法分析问题并写出逻辑表达式；或者用case语句方法逐个产生各指
第五清风
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2020-08-16 20:57
Computer
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