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#Verilog
简单UART的
verilog
实现
下面摘录我写的简单的UART代码，对于灵活性和健壮性做了如下设计：1、系统时钟及串口波特率以参数形式输入，例化时可以灵活设置2、接受模块在起始位会检测中点电平是否仍然为低，否则判定为抖动接收机代码`timescale1ns/1ps//系统时钟200MHz，波特率115200moduleuart_rx#(parameterBAUDRATE=115200,parameterFREQ=200_000_0
galaxyhaha
·
2020-08-20 00:09
串口通信Usart发送程序
使用
Verilog
代码编写的USART发送程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：moduleuart_trans(GClk,clk_bps,reset
左氏浮夸
·
2020-08-20 00:33
verilog
中disable的用法
disable语句可以退出任何循环，能够终止任何begin..end块的执行，用于仿真验证中。例如begin:onefor(i=1;i<5;i=i+1)begin:twoif(a==0)disableone;//从one这个begin..end中跳出，终止了forif(a==1)disabletwo;//从two这个begin..end块中跳出，从本次循环中跳出endend网上看到的下面这个例子，
罐头说
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2020-08-19 23:10
quartus中测试文件的写法及用法_笔记
1.
Verilog
HDL设计不用而仿真时用的语法initialtask/functionfor/while/repeat/foreverinteger内部不能有三态0case/casexforce/wait
文艺工科狗
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2020-08-19 23:14
FPGA
Notepad++编辑器——
Verilog
、代码片段、直接编译
Notepad++是一款精致小巧的编辑器，自带
Verilog
语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写
Verilog
的时间。
李肖遥
·
2020-08-19 23:20
串口通信USART接收程序
使用
Verilog
代码编写的串口接收程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：moduleuart_recv(GClk,clk_bps,reset,
左氏浮夸
·
2020-08-19 23:03
USART
FPGA
CRC原理与快速
Verilog
仿真
1CRC算法如POLY=10011；输入DATA=11100110；POLY位宽=5；将DATA后面添加5-1=4位个0；DATA=111001100000;将CRC=4'b0和DATA拼在一起，DATA={CRC,DATA}DATA从高到低，每次计算最高位如果为1，则次高4位和POLY做异或计算，否则与0做异或计算；最后1bit做完除法，即得到CRC：CRC的演算：微信图片_2020081920
sarai_c7eb
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2020-08-19 21:10
Verilog
语言实现8位二进制转BCD码
注意:8位二进制可表示的十进制数为0~255我这里用个位,十位,百位来表示输出的十进制数,为了方便都用了4位二进制数表示.moduleBCD(IN,OUTHundred,OUTTen,OUTOne);input[7:0]IN;output[3:0]OUTHundred;output[3:0]OUTTen;output[3:0]OUTOne;reg[3:0]OUTHundred;reg[3:0]OU
鱼大魔王
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2020-08-19 21:28
TestBench中的timescale 时间延迟与时间精度
在
Verilog
HDL模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。
jinlxz
·
2020-08-19 10:29
Electronics
verilog
中的timescale用法
timescale是
Verilog
HDL中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。
nuomigege
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2020-08-19 10:57
FPGA相关
手把手教你设计CPU（蜂鸟书）读书笔记
写在最前这本书讲的是如何用
verilog
，以riscv为指令集，设计一款CPU。也就是书中说的蜂鸟E200。之前没有看过类似的书，对CPU的工作流程也不熟悉。
FishSeeker
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2020-08-19 07:15
科研
`timescale
原文地址:http://www.dzsc.com/data/html/2007-4-30/28945.html在
Verilog
HDL模型中，所有时延都用单位时间表述。
willis
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2020-08-19 07:03
FPGA
单指令周期CPU-----逻辑、移位操作和空指令
代码在Github上之前实现了单指令周期的ori，已经实现了
Verilog
HDL语言设计的CPU系统框架和数据流，接下来的逻辑、移位操作和空指令，只是在实现的流程上增添指令之前实现ori指令(数据流程和系统结构
Zach_z
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2020-08-19 06:09
Verilog
《深入浅出玩转FPGA》笔记1~3
文章目录1初识FPGA1.1FPGA与ASIC1.2FPGA与CPLD1.3Altera与Xilinx1.4
Verilog
与VHDL1.5FPGA基本结构2应用领域2.1片上系统3开发流程该部分是书的第一部分
吉大秦少游
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2020-08-19 06:13
硬件逻辑与硬件描述
Modelsim查看中间变量
cd93f34ecf84b9d528ea7a95安装完成之后，先在Modelsim中File——New——Library，默认会建立work库建立好work库后，File——New——Project，新建一个工程，导入写好的
verilog
yanhc519
·
2020-08-19 06:24
Verilog
HDL
System
Verilog
软约束
普通约束称为硬约束，因为求解器必须始终满足它们。如果求解器找不到解决方案，则随机化将失败。但是，声明为软约束可以使求解器具有一定的灵活性，如果存在其他相互矛盾的约束（硬约束或优先级较高的软约束），则需要满足该约束。软约束用于为随机变量指定默认值和分布。例在下面的示例中显示了一个软约束，该约束告诉求解器为名为data的变量生成4到12之间的值。classABC;randbit[3:0]data;//
菜鸟-求指导
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2020-08-19 03:45
verilog
$fscanf相关讲解
三类：1.文件打开和关闭:首先定义integer指针，然后调用$fopen(file_name,mode)任务，不需要文件时，调用$fopen(file_name)常用mode包括“w"打开文件并从文件头开始写，如果不存在就创建文件。“w+"打开文件并从文件头开始读写，如果不存在就创建文件"a"打开文件并从文件末尾开始写，如果不存在就创建文件“a+"打开文件并从文件末尾开始读写，如果不存在就创建文
weizhl10131729
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2020-08-18 23:04
work
Quartus II常见错误(转)
措施：编辑vectorsourcefile2.
Verilog
HDLassignmentwar
luuxc
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2020-08-18 21:49
有限状态机设计实例之空调控制器（
Verilog
HDL语言描述）（仿真与综合）（附用Edraw（亿图）画状态转移图）
目录前言空调控制器简介状态转移图如下：
Verilog
HDL语言描述测试文件仿真图ISE综合RTLSchematicTechnologySchematic前言关于工具的使用，这两天我比较重视，因为我想找到一些替代手工的工具来帮助画图
李锐博恩
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2020-08-18 19:33
Verilog/FPGA
实用总结区
FPGA
Verilog
语言寄存器类型移位无反应
最近我在学习FPGA时，写了一个时钟分频程序，想用来产生3种不同频率的时钟，因为我都是写的单片机程序，所以就想着用函数传递形参的方式，从而用模块例化产生不同频率的时钟，但是例化时要求传入常量，所以只能重复例化3次，用rst_n的决定哪个时钟输出。一开始我的想法如下：wireCS8416_OMCK;reg[3:0]div=4;reg[2:0]cs8416_clk_rst_r=3'b010;//对应选
小黑.
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2020-08-18 17:42
FPGA-
Verilog
多功能数字时钟
一．数字时钟设计1.硬件资源：共阴极数码管一块，FPGA开发板一块（EP4CE40F23C8）；2.开发板资源：3颗独立按键，数码管接口；3.功能设计：三种功能：a.时钟功能；b.校时功能；4.按键功能设计：按键调整数字时钟分钟显示；1．数字时钟顶层模块RTL视图1）说明：这个为数字时钟的顶层模块，按键消抖模块xd，计数模块分秒CNT59，时CNT24，数码管显示sz，时间模块div;2）端口输入
qr_ljj
·
2020-08-18 16:16
FPGA
Verilog
中的常量、变量、常用的关键词
一.常量（1）整数1）表示方法进制表示（二、十、十六、八）符号：b(B)、d(D)、h(H)、o(O);2)格式：a.，这是一种全面的表示方法。b.在这种描述方法的时候，数字的位宽常常采用默认（一般为32位）。c.在这种描述中采用十进制的表示方法。（2）x和z，在数字电路中,x代表不定值、z代表高阻。一个x可以表示十六进制的4位二进制表示状态。八进制的三位，二进制的一位，z类似。（有时可以用?来表
破风浪挂云帆
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2020-08-18 15:25
FPGA
verilog
中延时控制语句 # 的用法
verilog
中延时控制语法格式分为两种：#行为语句;#;1、在beginend块语句上，以上两种格式也没有什么区别的。但是在forkjoin块语句中还是有点区别。
黑猫奥利奥
·
2020-08-18 11:03
verilog
fpga/cpld
fpga
Verilog
赋值间延迟语句与赋值内延迟语句比较
modulefull_adder(a,b,sum);inputa,b;outputregsum;always@(a,b)#13sum=(a&b);或者always@(a,b)sum=#13(a&b);endmodule注意到两个always语句的延迟语句的位置不同，后一个语句称为内部指定延迟。第一个always语句说明在a或b变化后，先阻塞运行，延迟13ns，再根据当前的a，b的值，计算sum的值
长弓的坚持
·
2020-08-18 10:38
Verilog
中signed和$signed()的用法
1、在
verilog
中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？
长弓的坚持
·
2020-08-18 10:38
用硬件（
Verilog
）实现二进制码和格雷码的转换
格雷码(Graycode)是1880年由法国工程师Jean-Maurice-EmlleBaudot发明的一种编码，是一种绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，虽然自然二进制码可以直接由数/模转换器转换成模拟信号，但在某些情况，
weixin_30912051
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2020-08-18 04:14
定时/计数器的
verilog
代码
定时/计数器功能：具有计数和定时两个功能。1）计数方式下可以对输入的外部脉冲进行计数，当计数到初值寄存器的值的时候，设置状态寄存器的相应位。2）定时方式下，在时钟作用下计时器做减1，到1的时候设置状态寄存器的相应位，并在相应的COUT脚输出一个时钟的低电平（平时COUT是高电平）。3）状态寄存器在被读取后被清零。`timescale1ns/1ps////Company: //Engineer: /
trentTnT
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2020-08-18 03:37
综合系统设计
计数器
定时器
verilog
Verilog
中wire与reg类型的区别（转载自http://www.cnblogs.com/farbeyond/p/5204586.html）
Verilog
中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。
Lii_
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2020-08-18 01:20
FPGA
Verilog
用
verilog
实现L293D 驱动板接口
课程实验做了一个蓝牙智能小车，nexys4开发板，MIPSfpga（一个在FPGA上实现的商业MIPS处理器软核，ImaginationTechnologies公司提供给高校免费使用），再加上vivado里面的一些IP核，搭了一个简单的处理器系统。要用这玩意来接用了L293D驱动板的小车，网上绝大多数资料都是用arduino来接L293D驱动板，所以找了一下也没有轮子拿来用，就自己写一个咯。L29
qiwip
·
2020-08-18 00:17
CPU
实验任务1 定点加法实验
实验要求使用
Verilog
语言，设计2个计数器计数器1字长3比特，无符号数制，从0计数到7。计数器2字长4比特，二补码数制，从-7计数到7。
loujiong
·
2020-08-17 23:40
代码重构——简化条件表达式
之前
verilog
写多了，老是想着ifelse要完整，否则会产生锁存器。发现现在写代码潜意识里也有这种想法，好逗。。。
bsbhenry
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2020-08-17 21:43
Java
Java
代码重构
设计模式
工厂模式
《
Verilog
数字系统设计教程》（第4版）第7章思考题及答案
1.为什么在多模块调试的情况下monitor需要配合monitor需要配合monitor需要配合monitoron和$monitoroff来工作？monitoron和monitoron和monitoron和monitoroff任务的作用是通过打开和关闭监控标志来控制监控任务monitor的启动和停止，这样使得程序员可以很容易的控制monitor的启动和停止，这样使得程序员可以很容易的控制monit
Grady-Wang
·
2020-08-17 17:50
Verilog数字系统设计教程
(多图) 基于
Verilog
HDL的FIR数字滤波器设计与仿真
引言：数字滤波器是语音与图像处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件，它能满足波器对幅度和相位特性的严格要求，避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。有限冲激响应(FIR)滤波器能在设计任意幅频特性的同时保证严格的线性相位特性。一、FIR数字滤波器FIR滤波器用当前和过去输入样值的加权和来形成它的输出，如下所示的前馈差分方程所描述的。FIR滤波器又称为移
weixin_34161032
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2020-08-17 16:12
Verilog
的时序问题和System
Verilog
TestBench激励时序
转载请标明出处：原文发布于：[浅尝辄止，未尝不可的博客](https://blog.csdn.net/qq_31019565)
Verilog
时序问题和System
Verilog
TestBench激励时序最近我温习
浅尝辄止，未尝不可
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2020-08-17 13:36
学习笔记
SystemVerilog
Verilog
TimingRegion
激励时序
Verification
学习 FPGA 经验与书籍
软件编程的思想根深蒂固，看到
Verilog
或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
flyingleo1981
·
2020-08-17 12:26
Synopsys工具介绍
VCSVCS是编译型
Verilog
模拟器，它完全支持OVI标准的
Verilog
HDL语言、PLI和SDF。
feixiaku
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2020-08-17 12:47
FPGA
如何在SV中使用二维数组精简代码
verilog
不支持二维端口数组定义，但SV可以，所以可以省点代码量。流程对于
verilog
的代码：可以看到代码类似冗长。
小翁同学
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2020-08-17 12:34
第四章-连接设计和测试平台
由于
verilog
的端口描述繁琐，代码常会长达数页，并且容易产生连接错误，所以测试平台需要一种更高层次的方法来跟设计建立通信。你需要一种可靠的描述时序的
bleauchat
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2020-08-17 12:55
systemverilog
Verilog
专题（二十五）Lemmings4
HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目AlthoughLemmingscanwalk,fall,anddig,Lemmingsaren'tinvulnerable.IfaLemmingfallsfortoolongthenhitstheground,itcansplatter.Inparticular,ifaLemmingfallsf
Andy_ICer
·
2020-08-17 11:11
HDLBits_Verilog
Verilog
专题（二十三）Lemmings2
HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page题目Inadditiontowalkingleftandright,Lemmingswillfall(andpresumablygo"aaah!")ifthegrounddisappearsunderneaththem.Inadditiontowalkingleftandrightandchangin
Andy_ICer
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2020-08-17 11:41
HDLBits_Verilog
Xilinx Vivado的使用详细介绍（3）：使用IP核
使用
Verilog
调用IP核这里简单举一个乘法器的IP核使用实例，使用
Verilog
调用。首先新建工程，新建demo.v顶层模块。添加IP核点击F
南方铁匠
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2020-08-17 05:53
FPGA
FPGA
IP核
【第一季】CH04_FPGA设计
Verilog
基础（一）Enter a post title
【第一季】CH04_FPGA设计
Verilog
基础（一）4.1
Verilog
HDL代码规范u项目构架设计项目的构架用于团队的沟通，以及项目设计的全局把控u接口时序设计规范模块和模块之间的通过模块的接口实现关联
weixin_30664051
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2020-08-17 03:08
米联客 ZYNQ/SOC精品教程 S01-CH07 FPGA多路分频器实验
本节课讲解2分频、3分频、4分频和8分频的
Verilog
实现，以及如何实现仿真调试。和前面课程采用(*mark_debug="true"*)标记需要被观察的信号不同，
msxbo(米联客)
·
2020-08-17 02:25
米联客
ZYNQ
多周期cpu设计（
verilog
）
由于之前设计过单周期，所以这里很多模块都是类似的我是把所有数据选择器的模块都单独拿出来，这里主要有32位的4选1数据选择器，5位的3选1选择器，32位的2选1选择器，对于pc＋4、j和jal指令跳转的pc值都单独变成一个模块上代码写controlunit时要根据不同的指令并且不同的状态发出不同的信号，其他信号为默认信号`timescale1ns/1ps////Company://Engineer:
sysu_zjl
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2020-08-16 22:20
计算机组成原理
4x8段数码管
verilog
代码
调试代码OK，准备做成avalon总线的ip核//--------------------------------------------------------------------//Copyright(c)2010byXuX.//--------------------------------------------------------------------////XuX.//web
xuxin813
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2020-08-16 22:45
串并转换
verilog
程序
verilog
程序如下`timescale1ns/1nsmodulep2s(inputclk,inputrst_n,inputload,input[7:0]pdata,outputsclk,outputsdat
wzq00
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2020-08-16 22:34
verilog
verilog
编译指令
在
Verilog
语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。
长弓的坚持
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2020-08-16 22:59
Verilog
复杂设计 练习
设计要求代码编写//*********************************************************************************//ProjectName://Email:
[email protected]
//Website://Author://CreateTime:202////FileName:.v//ModuleName://Abstra
贾多宝
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2020-08-16 22:43
Verilog
项目练习
verilog
verilog
--例化-层次化
下图显示了一个带有子模块的非常简单的电路在本练习中,创建模块mod_a的一个实例,然后将模块的三个引脚(in1in2和out)连接到顶级模块的三个端口(连接ab和out)mod_a模块是为你提供的-你必须实例化它。在连接模块时，只有模块上的端口是重要的。您不需要知道模块内部的代码。模块mod_a的代码是这样的:modulemod_a(inputin1,inputin2,outputout);//M
贾多宝
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2020-08-16 22:42
Verilog
项目练习
verilog
4位全加器的实现
4位全加器modulead4(cout,sum,ina,inb,cin);input[3:0]ina,inb;inputcin;output[3:0]sum;outputcout;assign{cout,sum}=ina+inb+cin;endmodule`timescale1ns/1psmouduletb()reg[3:0]ina,inb;regcin;wire[3:0]sum;sirecout
贾多宝
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2020-08-16 22:42
Verilog
项目练习
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