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#Verilog
FGPA 中的计数器
Verilog
语言（时钟分频器）
在quartusII8.0中为ALTERAFPGA设置一个分频器（计数器）输入时钟48Mhz输出时钟9600HZ1/*实验名称:计数器2**程序功能:将48Mhz的时钟分频为9600Hz3**时钟计算：9600*5000=48000000，,48Mhz的时钟累加5000次获得9600Hz的时钟,由于去的的clk的反向所以最终获得9600Hz的时钟需要累加2500次4*/56moduleConter
baian1907
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2020-08-22 09:40
verilog
实现的毫秒级计时器
使用开发板完成毫秒级的计时器。范围从0.000s~9.999s,之后自动溢出回到0.000s。用4位7段数码管显示计时时间，秒单位要有小数点。用1个开关控制计时开始和停止。停止时，触发inc的button一次，对应时间增加1ms。Reset按钮点击后，时间恢复到0.000s。原理1状态转换图2计时器加1计算显示数字的电路逻辑：`timescale1ns/1ps////Company://Engin
兑隐
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2020-08-22 09:07
verilog编程
FPGA实战训练
文章目录DDS应用[AD9910高速DDS集成芯片
Verilog
22个长度不同的寄存器SPI控制--手册阅读篇](https://blog.csdn.net/ciscomonkey/article/details
ciscomonkey
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2020-08-22 09:31
Xilinx 原语简介--（Xilinx FPGA开发实用教程）
原语查找：altera的在quartus界面的help--help_topics--primitives里xilinx的在vivado界面的tools--language_templates--
verilog
工作使我快乐
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2020-08-22 09:01
FPGA基础进阶
SOC设计及
Verilog
学习笔记五
ARMCortex-M3:(32bit)基于C架构：v7M无cache/MMU(跑Linux必要)含除法指令Bit-bandingThumb-2(两套指令16/32位)CPU内部资源仅允许自己访问MemoryMap：ICODE/DCODEAHB只能访问CodeSpace访问除此之外的外部区域从SYSAHB走（多总线并发提高效率）模块基地址存放在头文件内-地址映射自己设计Bit-banding：（1
迷失的二向箔
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2020-08-22 09:59
数字IC设计
（12）ISE14.7仿真流程（FPGA不积跬步101）
2ISE14.7仿真流程使用ISE14.7自带仿真器进行仿真流程如下：1）第一步，使用ISE14.7建立工程、编写待验证模块（led.v）、编写测试激励(tb_led.v)；说明：新建一个测试文件，
verilog
testfixture
宁静致远dream
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2020-08-22 09:59
FPGA小试牛刀
系统时钟计时器产生模块与
Verilog
代码
在FPGA设计中经常需要使用到计时器，包括使用系统时钟产生1ms，10ms，100ms，1s计时等信号。使用一个通用的计时器产生模块，可以方便其它模块调用，参考代码如下：//*****************************************************************************//ProjectName:*//TargetDevice:*//Too
heartdreamplus
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2020-08-22 09:21
数字IC必修之
Verilog
知识点——时序逻辑（sequential logic），锁存器，异步&同步触发器flipflops，N位移位寄存器，计数器，FSM三段式状态机
Flip-Flopsasynchronous(异步中CDC)synchronous(同步时钟)时钟上升沿到来后，会产生的FSMs:有限状态机在同步时钟中一般用状态机来进行控制——structuralview(FFsseparatefromcombinationallogic)——behavioralview(synthesisofsequencers)LatchwithReset第二个if没有el
Lambor_Ma
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2020-08-21 22:44
verilog
数字
2014.华为实习招聘数字芯片（转）
2014.华为实习招聘数字芯片技术面：首先就是自己的一个简单介绍，然后就问我懂不懂
verilog
，然后就开始了技术面了。
weixin_30477797
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2020-08-21 22:35
数字IC笔试题|
verilog
实现N(1-8)分频的时钟分频器，占空比50%
题目如下：
Verilog
实现如下：moduledivider(clk,rst_n,divider_num,clk_out);inputclk,rst_n;input[3:0]divider_num;outputclk_out
FPGA入门到头秃
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2020-08-21 20:36
学习记录
异步FIFO（二）——手撕代码
承接上一篇，FIFO的基础理论，理论基础参考《
Verilog
HDL高级数字设计》，Clifford的论文SimulationandSynthesisTechniquesforAsynchronousFIFODesign
爱哭不秃头
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2020-08-21 20:33
数字电路设计
Verilog
HDL
2020年华为海思暑期实习（数字芯片岗）
记录几个重要的点，1.机考考的很浅，刷几套CSDN上的那两套机考题就能过，（我不是学微电子的，就会点
verilog
）可能微电子的课程都学过。
球球你学习吧
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2020-08-21 20:07
DC综合的脚本总结
elaboratetheRTLfilelist&check#==========================================================setTOP_MODULEspianalyze-format
verilog
UESTC_ICER
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2020-08-21 20:54
数字IC基础知识回顾
Perl脚本在数字IC设计中有哪些应用？
如批量生成
verilog
代码，快速生成仿真testbench，
verilog
代码的自动对齐，module模块的例化连接。2、perl脚本有哪些应用？
IC小鸽
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2020-08-21 19:17
技能篇
[SV]System
Verilog
数组约束方法总结
System
Verilog
数组约束方法总结前言：在验证工作中，数组是我们最常用的数据结构之一了，那么如何对数组元素做约束呢？本文将给出一些实战的例子。
gsithxy
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2020-08-21 19:24
SystemVerilog
言简意赅介绍：数字IC设计基本流程和所使用的工具
言简意赅介绍：数字IC设计基本流程和所使用的工具Original2016-04-06fansticsEETOP1.前端的
verilog
代码编写。
SHKC
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2020-08-21 18:34
电路研发
【
Verilog
HDL 训练】第 04 天（竞争、冒险、译码等）
1.什么是竞争和冒险？记得我刚学FPGA那会，恶补基础知识，其中之一就是竞争与冒险，我参考了《FPGA之道》，记录了几篇博客：【FPGA】组合逻辑中的竞争与险象问题（一）第一篇博客中写道了单输入组合逻辑，如下：这个例子最简单，却最能说明什么是竞争，以及由竞争导致的险象，也即冒险。输入为A先于not（A）A非到达或门，因此，如果初始令A为1，则NOT（A）为0，之后A变为0，则由于A先到或门，导致有
李锐博恩
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2020-08-21 18:02
#
基于
Verilog
的经典数字电路设计（9）分频器
下面是2分频的
Verilog
代码实现：（通过上升沿、然后翻转）moduleTwo_Div(inputclk_in,inputrst_n,outputregclk_out);always@(posedgeclk_in
新芯时代
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2020-08-21 18:41
基于
Verilog
的经典数字电路设计
Verilog
- 笔试题（1）
1、已知“a=1b’1;b=3b'001;”那么{a,b}＝（C）(A)4b'0011(B)3b'001(C)4b'1001(D)3b'1012、在
verilog
中，下列语句哪个不是分支语句？
Papa Pig
·
2020-08-21 11:53
数字IC笔试面试
verilog
《
Verilog
数字系统设计教程》（第4版）第3章思考题及答案
1.模块由几个部分组成？由描述接口和描述逻辑功能两部分组成。2.端口分为几种？三种：输出口，输入口，输入/输出口。3.为什么端口要说明信号的位宽？因为如果不说明信号的位宽可能会在信号发生改变时发生错误，不容易看出接收到的信号的数据宽度，就很难进行数据的处理。4.能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？可以那样说，每个模块都有特定的功能，而功能的实现就必须依靠具体的电路得以实现
Grady-Wang
·
2020-08-21 11:18
Verilog数字系统设计教程
《
Verilog
数字系统设计教程》（第4版）第4章思考题及答案
1.逻辑运算符与按位逻辑运算符有什么不同，它们各在什么场合使用？用逻辑运算符运算时是两个操作数进行逻辑运算，而按位逻辑运算符是两个操作数对应的每一位进行逻辑运算。逻辑运算符多用于条件的判断，按位逻辑运算符用于信号的运算和检测。2.指出两种逻辑等式运算符的不同点，解释书上的真值表。两种逻辑运算符有很大的区别。“===”要求两个比较数完全一样，无论高阻还是未知，只要每位完全相同即可。“==”只有在两个
Grady-Wang
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2020-08-21 11:18
Verilog数字系统设计教程
9.18
verilog
100题学习
抄的太多记不住了1.什么是亚稳态？建立时间与保持时间的概念？2.亚稳态产生的原因3.什么是亚稳态？为什么两级触发器可以防止亚稳态传播？多bit接收异步fifo（略，顺序读出）保持寄存机构造的方案注意：设计关键：不知道时钟关系的情况下（知道的话，这么舒服怎么来）4：系统最高速度计算（最快时钟频率）和流水线设计思想：5：时序约束的概念和基本策略？基本时钟虚拟时钟生成时钟（生成IP自动生成，只需要加物理
季磊
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2020-08-21 11:03
断情绝性
Verilog
99题之001-009
001.画出CMOS反相器的电路原理图。衬底的连接问题。PMOS衬底接电源，NMOS衬底接地002.反相器的速度与哪些因素有关？什么是转换时间（transitiontime）和传播延迟（propagationdelay）？反相器的速度与哪些因素有关。（1）电容（负载电容、自载电容、连线电容）较小，漏端扩散区的面积应尽可能小。输入电容要考虑：（1）Cgs随栅压而变化（2）密勒效应（3）自举效应（2）
weixin_30372371
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2020-08-21 10:30
FPGA学习
FPGA学习一、开发环境搭建本人开发环境为win10+ISEDesignSuite14.7+matlab2013a，语言为
Verilog
，硬件为AX309开发板。
wanghanjiett
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2020-08-21 10:11
工作
数字集成电路版图设计（三）——加法器绘制
对之前的补充操作说正题之前，先讲讲之前（二）没涉及到的，但是（三）用到的额外操作吧：BUS连线
Verilog
版图仿真
Verilog
版图仿真首先
Verilog
版图仿真，在之前的(一）（二）中介绍了两种TB
迷路的小黑
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2020-08-21 10:55
数字集成电路版图设计
文章标题 2017春电子竞赛FPGA基本任务训练——HDL
Verilog
实验报告
老师，第一题写成低电平有效了。。。实验一用Veriog-HDL语言按照如下要求设计一个计数器电路并进行仿真测试信号定义名称方向位宽说明clk输入1输入时钟信号RST输入1输入复位清零信号，异步高电平有效CNT输出3输出计数值信号数器特征从0计数到5，然后又变成0，如此往复同步时钟电路仿真实现过程这是一个模六计数器，实现从000~101的计数过程,我们用3个D触发器来实现，列卡诺图得状态方程为：D2
sb_hhh
·
2020-08-21 10:00
EDA/
Verilog
期末考试复习资料
举重裁判电路(六)作业题：一个电路有32位输入，该电路输出输入端口1的个数(七)含异步清0和同步使能控制的D触发器(八)含同步清0的D触发器(九)含同步清0的D触发器例题（考试考同步）(十)作业题：用
verilog
zheng_zq666
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2020-08-21 10:23
笔记
触发器
verilog
fpga
程序设计
cpp
verilog
面试题
1.Use
verilog
hdltoimplementaflip-flopwithsynchronousRESETandSET,aFlip-flopwithasynchronousRESETandSET.
limanjihe
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2020-08-21 09:44
verilog
练习题1
设计一个带控制端的逻辑运算电路，分别完成正整数的平方、立方和阶乘的运算moduletest33(clk,n,result,reset);output[31:0]result;input[3:0]n;inputreset,clk;reg[31:0]result;always@(posedgeclk)//clk??????????beginif(!reset)//reset??????result<=
kobesdu
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2020-08-21 09:49
硬件
FPGA基础测试题
verilog
设计4位全加器.能实现四位二进制数全加的数字电路模块，称之为四位全加器。所谓全加器就是就是带进位(低位向上进位和向高位进位)的加法器.其一位全加器的真值表如下表所示:对于多位的全加器可以使用加法器来实现,例如下面这个四位全加器,高位的进位则可以通过位拼接符来进位.这是四位全加器的代码:modulea(input[3:0]a,input[3:0]b,inputCI,output[3:0]sum,ou
秦石月照
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2020-08-21 08:15
FPGA
锁相环
Verilog
设计
锁相环的设计以
verilog
程序编写有不同的方式，此次只是简单的进行设计，但与网上的大部分版本不同。采用鉴频鉴相器，K模加减计数器，脉冲加减计数器式数控振荡器，小数分频器。
weixin_30611509
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2020-08-21 06:39
乐鑫笔试题1
一、将一个串行执行的C语言算法转化为单拍完成的并行可综合
verilog
unsignedcharcal_table_high_first(unsignedcharvalue){unsignedchari;
wangn1633
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2020-08-21 06:07
Verilog
verilog
vim语法高亮---
verilog
/system
verilog
script_id=1586descriptionThisscriptextends
Verilog
syntaxhighlighting,whichcomesalongwithVim6.3,andaddsSystem
Verilog
stufftoit.Itwillrecognize
Verilog
andSystemVeri
sxlwzl
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2020-08-21 05:48
FPGA设计思想二三事
你会Python和你能不能做机器学习没什么关系，你会C和你能不能写操作系统没什么关系，你会
verilog
和你能不能设计VLSI没什么关系。那什么是我的核心竞争力？既然万物皆工具，工具设计出来
SakuraForever
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2020-08-21 04:49
FPGA
VHDL及
Verilog
，遇到的各种编译错误及修改办法
1.typemismatchsignala:std_ulogic;signalb:std_ulogic;signalc:std_ulogic;a<=band(c=‘1’);编译报错：and左右两边类型不匹配。b是std_ulogic，（c=‘1’）返回值是bool类型。所以报错。另外，VHDL中的when()else语句中，when后的条件，必须是bool类型的值，其他的值，比如std_logic
evolone
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2020-08-20 23:11
VHDL
数字电子钟设计制作——数字逻辑课程设计
Verilog
HDL CPLD
进一步掌握数字电子技术的理论知识，培养工程设计能力和综合分析问题、解决问题的能力；2.基本掌握常用电子电路的一般设计方法，提高电子电路的设计和实验能力；3.掌握复杂可编程逻辑器件CPLD的原理及使用方法；4.掌握
Verilog
HDL
diefun
·
2020-08-20 23:01
数字逻辑
数字逻辑
verilog
cpld
数字时钟
verilog
产生m序列
m序列是最常用的伪随机序列，是最长线性反馈移位寄存器序列的简称。如果是4级的寄存器（下面都假设n=4），那么最长周期是2^4-1=15。m序列的特征多项式必须是4次的本原多项式。必须满足条件：1、既约的；2、可整除x^15+1，这里15=2^4-1；3、不可整除x^q+1，q>1'b1);shift[3]`timescale1ns/1nsmoduletb_m();regclk;regrst;wir
shao_zhang
·
2020-08-20 18:45
FPGA
8位伪随机序列（m序列
verilog
HDL源码 ）
伪随机码又称伪随机序列，它是具有类似于随机序列基本特性的确定序列。通常广泛应用二进制序列，因此我们仅限于研究二进制序列。二进制独立随机序列在概率论中一般称为贝努利(Bernoulli)序列，它由两个元素(符号)0,1或1,-1组成。序列中不同位置的元素取值相互独立取0取1的概率相等等于1/2：我们简称此种系列为随机系列。随机序列具有以下三个基本特性：1)在序列中“0”和“1”出现的相对频率各为
啊花啊吃
·
2020-08-20 17:59
CPLD EPM240ns脉冲信号计数通过SPI发送到STM32
之前没有接触CPLD，
verilog
语法不熟悉，所以顶层使用硬件思维连线。实现功能。
农村老大爷
·
2020-08-20 13:45
单片机
stm32
fpga
verilog
沧小海详解面试的必答题——I2C协议
目录第一部分：I2C协议的概述第二部分：I2C协议的阐述第三部分：AT24C04简述第四部分：基于
verilog
的程序设计（暂无）对于大多从事FPGA行业的应届生来说，在面试过程中很可能会被问到关于I2C
沧小海的FPGA
·
2020-08-20 09:20
接口协议
一种FPGA中的同步化异步复位电路设计
设计了一种同步化异步复位电路，给出同步复位和异步复位的优缺点，并给出原理图和
verilog
代码。
I_am_Damon
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2020-08-20 08:25
FPGA
电子
Verilog
10进制计数器及主要的分频器 今天看懂，任务
别小看这个程序，这个小小的程序能看出你的
Verilog
功底和你的硬件思想（有点夸张哈）ps:synplify真的很强，很能优化。。。。
whm0077
·
2020-08-20 02:10
芯片设计流程笔记
IC设计有工程师的水平和性格决定，首先需要遵循其行业规范这样便于兼容性开发，仿真软件开始绘图使用硬件语言HDL将电路描述出来，常用的有HDL和
Verilog
，VHDL，程式码描述一颗IC的功能表接着对其进行检测修改
adamBug391
·
2020-08-20 02:51
SoC芯片
编译原理引言知识点总结
其他面向特定应用领域的语言：HTML、MATLAB、
Verilog
等。2.
Lechrond
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2020-08-20 02:43
编译原理
FPGA 题目
16用
verilog
/vddl检测stream中的特定字符串17用mos管搭出一个二输入与非门。18集成电路前段设计流程，写出相关的工具。
whm0077
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2020-08-20 02:17
module
input
存储
output
编程
stream
2020届大疆FPGA开发工程笔试题概要
第二，大疆的题目不仅仅包括FPGA开发流程，还包括IC设计后端即芯片测试和芯片设计，还有system
verilog
以及C语言编程。第三，往年别人写的都是经验之谈，不是假的。
jevonone
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2020-08-20 02:24
FPGA
Quartus编译出现的问题总结
1、警告如下：Warning(10240):
Verilog
HDLAlwaysConstructwarningatspi_wr.v(108):inferringlatch(es)forvariable"csn
freedomff
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2020-08-20 01:32
FPGA基础
UART分析与设计
文章基于
Verilog
HDL语言，结合有限状态机的设计方法来实现UART，将其核心功能集成到FPGA上，使整体设计紧凑、小巧，实现的UART功能稳定、可靠，为RS—232接口提供了一种新的解决方案；同时
NTMR
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2020-08-20 00:34
FPGA
开源EDA工具
1.来自kakuyouhttp://www.icarus.com/eda/
verilog
/开源的
verilog
编译器，包含模拟器和基本逻辑综合模块。
hemmingway
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2020-08-20 00:36
Xilinx/FPGA
EDA
用
Verilog
写一个串口接收程序
用
Verilog
写一个异步串口UART接收程序异步串口通信协议串口接收原理接收流程状态机流图RTL图源代码异步串口通信协议信息帧从一个低电平起始位开始，后面是5个至8个数据位（这里串口助手可以调），一个可选的奇偶校验位和
greatdan
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2020-08-20 00:47
FPGA
verilog
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