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Linux
#Verilog
Quartus II modelsim使用与testbench编写
下面是如何使用modelsim进行时序仿真的步骤：建立工程led0_module.qpf，输入让led灯翻转的
Verilog
HDL。源代码和后面要使用到的testbench在下面链接中。
Marvin_wu
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2020-08-23 08:01
Verilog
- 笔试题（3）
1.用EDA技术进行电子系统设计的目标是最终完成（ASIC）的设计与实现。ApplicationSpecificIntegratedCircuit专用集成电路2.可编程器件分为（FPGA）和（CPLD）。FieldProgrammableGateArray，即现场可编程门阵列，ComplexProgrammableLogicDevice复杂可编程逻辑器件3.随着EDA技术的不断完善与成熟，（自顶向
Papa Pig
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2020-08-23 08:17
数字IC笔试面试
8 BIT SHIFT MODULE
与
Verilog
中的其他地方一样，端口的向量长度不必与连接到它的连线匹配，但是这会导致向量的填充或重构。本练习不使用与不匹配的向量长度的连接。
贾多宝
·
2020-08-23 08:46
Verilog
项目练习
《
Verilog
数字系统设计教程》夏宇闻 第四版思考题答案(第11章）
第11章复杂数字系统的构成1.利用数字电路的基本知识解释，为什么说即使组合逻辑的输入端的所有信号同时变化，其输出端的各个信号不可能同时达到新的值？各个信号变化的快慢由什么决定？答：由于逻辑门和布线有延迟，因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。所以说即使组合逻辑的输出端的所有信号同时变化，其输出端的各个信号不可能同时到达新的值
Tyro(刘彪)
·
2020-08-23 08:36
HDLbits day4
1.
verilog
中比较大小只能用a>b和a
奔跑的技工z
·
2020-08-23 08:35
FPGA
verilog
中for循环与generate for区别
generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块，而for只针对于非例化的循环。generate-for语句：1、generate-for语句必须用genvar关键字定义for的索引变量；2、for的内容必须用beginend块包起来，哪怕只有一句；3、beginend块必须起个名
无信号
·
2020-08-23 08:03
ic
HDLbits代码记录一（1.Getting started & 2.1Basics）
(outputone);assignone=1;endmodule②outputzero//输出0moduletop_module(outputzero);assignzero=0;endmodule
Verilog
LanguageBasics①wire
Ingrid_学习博
·
2020-08-23 08:56
瑞芯微校招笔试：
Verilog
实现一个2位带进位全加器，画出门级电路
//2位加法器顶层模块moduletop(s,cout,a,b,cin);//输入输出端口及变量定义output[1:0]s;outputcout;input[1:0]a,b;inputcin;wirecarry;//采用结构描述的方式实现一个8位加法器fulladderm0(s[0],carry,a[0],b[0],cin);fulladderm1(s[1],cout,a[1],b[1],car
xl@666
·
2020-08-23 08:35
数字IC备战校招
offer++
用
Verilog
实现最简一维细胞自动机（one-dimensional cellular automaton）
首先，我们通过观察上表可以很容易的发现一个规律，center的下一个状态由center的左邻居和右邻居异或而成。center的下一个状态列：01011010，转换为十进制即为90，所以我们将其命名为rule90.知道了下一状态产生的规则后，我们就根据其规则实现下面这个电路：在这个电路中，我们创造512个细胞系统（q[511:0]），在每个时钟周期前进一个步长。load输入将输出q加载为data[5
早睡身体好~
·
2020-08-23 08:22
HDLBits
用
Verilog
实现二维细胞自动机——康威生命游戏（Conway's Game of Life）
在一个二维的棋盘上，每个格子有存活（1）和死亡（0）两种状态。在每个时间周期，每个格子会根据他的8个邻居来决定自己下一个周期的状态：0-1个邻居：人口稀少，死亡（0）；2个邻居：保持原状态；3个邻居：繁衍（1）；4+个邻居：人口过多，死亡（0）；这个游戏原来是设计在一个无限的网格里，但是在这个电路中，我们设计为16*16的网格，为了让这次练习更有趣，我们把网格边界拓扑环绕到对立的另一边。举个例子，
早睡身体好~
·
2020-08-23 08:51
HDLBits
Verilog
上机实验题目4：哈夫曼编码器
相关文章：[
Verilog
上机实验题目1：8位数字显示的简易频率计][
Verilog
上机实验题目2：11位巴克码序列峰值检测器][
Verilog
上机实验题目3：FIR滤波器][
Verilog
上机实验题目
早睡身体好~
·
2020-08-23 08:51
Verilog上机实验
基于linux的vcs平台学习总结
vcs是新思科技发行的集成电路设计仿真工具，比之前用的mutisim仿真时间更快，运行更加稳定，不易出bug，vcs可谓是业界使用最广泛的
Verilog
设计仿真工具。
早睡身体好~
·
2020-08-23 08:19
XING
linux
sed
vcs
Verilog
脚本
一文看懂断言验证SVA(System
Verilog
Assertion)
目录前言什么是断言？为什么使用SVA？SVA应用方法总结前言数字电路的规模和复杂度不断增长，使得功能验证成为一项巨大的挑战。验证的目标是彻底的验证被测设计，确保其中没有功能缺陷。现如今的测试平台都应当具备三个基础功能：1.产生激励2.自检机制3.衡量功能覆盖。产生激励就应当是根据端口数量和类型自动产生验证所需的激励，然后将结果自动与预期的结果做对比检查是否一致，最后衡量功能覆盖是否完整。一个测试平
早睡身体好~
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2020-08-23 08:19
笔试面试
关于
Verilog
HDL的一些技巧、易错、易忘点（不定期更新）
本文记录一些关于
Verilog
HDL的一些技巧、易错、易忘点等（主要是语法上），一方面是方便自己忘记语法时进行查阅翻看，另一方面是分享给大家，如果有错的话，希望大家能够评论指出。
weixin_33736832
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2020-08-23 07:47
学会使用Hdlbits网页版
Verilog
代码仿真验证平台
给大家推荐一款网页版的
Verilog
代码编辑仿真验证平台，这个平台是国外的一家开源FPGA学习网站，通过“https://hdlbits.01xz.net/wiki/Main_Page”地址链接进入网页
weixin_30882895
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2020-08-23 07:35
学习笔记一：I2C协议学习和
Verilog
实现
1//2//clk=20MHz,一个周期50ns3//sck=100kHz(scl)，一个周期1000ns4//I2C在sck下降沿更新数据，上升沿读取（采样）数据5///6moduledemo_I2C#(parameterF100K=9'd200)(clk,rstn,start_sig,word_addr,wr_data,rd_data,done_sig,scl,sda,sq_i);78inpu
weixin_30764137
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2020-08-23 07:26
Verilog
语法串烧
=====================================================================================================================begin===========================================以一下参考张德学的EDA课件：挑些有用的，写写记心间=========
初仔仔
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2020-08-23 07:46
【连载】 FPGA
Verilog
HDL 系列实例--------8-3优先编码器
Verilog
HDL之8-3优先编码器原理：在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。
weixin_30346033
·
2020-08-23 07:54
[转帖]
Verilog
的语法及generate使用
verilog
单独文件调用include来源：http://www.cnblogs.com/surpassal/archive/2012/05/31/2527931.html
Verilog
中可以使用预处理命令
weixin_30335575
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2020-08-23 07:23
【连载】 FPGA
Verilog
HDL 系列实例--------4位二进制加减法计数器
【连载】FPGA
Verilog
HDL系列实例
Verilog
HDL之4位二进制加减法计数器一、原理计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。
weixin_30257433
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2020-08-23 07:18
FPGA
Verilog
UART
文章目录前言新建工程UART顶层UART接收UART发送引脚分配下载验证微信公众号前言FPGA_Quartus18.1环境搭建FPGA_
Verilog
_PWM前两天记录了下Quartus环境搭建点灯,PWM
weifengdq
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2020-08-23 07:45
FPGA
FPGA
verilog
的编程心得－－-如何写代码减少逻辑单元的使用数量？
以下都是我在编程时发现的问题,总结一下,怕以后忘了，以我目前的水平不明白类似关键路径,组合数目什么高深理论,这都是我从实际中学到的,比看书学的印象深刻得多.慢慢来吧,我想我以后也会明白那些高级的东西了!一....尽量不要使用"大于""小于"这样的判断语句,这样会明显增加使用的逻辑单元数量.看一下报告,资源使用差别很大.例程:always@(posedgeclk)begincount1=count1
wangyanchao151
·
2020-08-23 07:08
工作日志
Verilog
基本语法——原语篇（Gate门）
Verilog
中已有一些建立好的逻辑门和开关的模型。在所涉及的模块中，可通过实例引用这些门与开关模型，从而对模块进行结构化的描述。
摆渡沧桑
·
2020-08-23 07:53
Verilog语言
Verilog
有符号数与无符号数的数值运算
仿真工具：Vivado2015.2一、无符号数1.高位溢出赋给一个位宽不够的数wire[3:0]a=4'b1111;//15wire[3:0]b=4'b0010;//2wire[3:0]c;assignc=a+b;//17=10001wire[3:0]a=4'b1111;wire[3:0]b=4'b0010;wire[2:0]c;assignc=a+b;高位截断，保留低位2.高位溢出赋给一个位宽足
ChuanjieZhu
·
2020-08-23 07:42
数字设计
verilog
中条件分支语句的综合问题
在·
Verilog
中有两种可综合的条件结构:if(expression)Statementblockelseif(expression)StatementblockelseStatementblockcase
sam-X
·
2020-08-23 07:25
FPGA
verilog
中# 非阻塞赋值延迟，硬件看不到效果，浅探
modulesimple_counter(CLOCK_50,counter_out);inputCLOCK_50;output[31:0]counter_out;reg[31:0]counter_out;always@(posedgeCLOCK_50)begincounter_out<=#1000counter_out+1;endendmodule[9:59:40]Eko:#1000什么意思？[1
sunisi2008
·
2020-08-23 07:15
HDLBits记录（一）
HDLBits记录(一):1GettingStartedand2
Verilog
Language.HDLBits记录(二):3Circuits/3.1CombinationalLogic.HDLBits记录
sinat_39901027
·
2020-08-23 07:22
verilog学习
UART接收模块的
Verilog
实现
大致思路如下：【1】在复位状态下，寄存器清零。【2】将波特率时钟分成16段（即计数满16次产生一个ce_1脉冲），在计数满八次时产生ce_1_mid脉冲信号，进行采样（中间的数据比较稳定），将采用的数据放到移位寄存器in_sync中进行存储，同时会将数据缓存到大。data_buf进行存储，然后传送到输出端。//--------------------------------------------
菜鸟-求指导
·
2020-08-23 07:20
【FPGA学习笔记】串口发送与接收模块设计
（草稿，未完成）一、串口通信基础1、RS232通信接口标准2、UART关键参数及时序图3、二、RS232通信电路设计1、三、
Verilog
HDL实现2、
Markov.然
·
2020-08-23 07:37
嵌入式硬件
Verilog
HDL——门级建模
Verilog
最低级抽象层次是开关级，但是随着复杂度的增加，从开关级出发不塌符合设计需求，而门级建模使用小规模的设计，电路用表示门的术语来描述，这种设计方法对于具有和数字逻辑设计基础的人来说直观的。
越长大越孤单wz
·
2020-08-23 06:55
Verilog
一些 for循环 电路的综合结果（system
Verilog
）
一些电路的综合结果阻塞赋值=一般不带D-Q延时；非阻塞赋值<=带D-Q延时。阻塞和非阻塞是针对块内下一条语句而言，阻塞赋值会阻塞后面语句执行（后面的逻辑例化于阻塞逻辑之后），在完成该条阻塞赋值后再执行后面的语句。这也与D-Q延时对电路的影响一致。组合逻辑//组合逻辑always_combbegin:comb_ledLEDR[2:0]='0;//默认for(inti=0;i<4;i++)begini
nolnew
·
2020-08-23 06:29
FPGA
【
Verilog
】generate和for循环的一些使用总结（1）
前言之前使用generate和for时候一直糊里糊涂的使用，所以今天静下心来总结一下，顺便看看有哪些坑。做一个模块，输入为多路data通过bitmap型vld信号作为标记，输出为单路data，取多路信息中portnum值最大的那一路数据，同时输出这一拍共多少路有数据；信号端口位宽含义in_vldinputPORT_NUMbitmap型vld信号，每一bit标志一路数据有效in_datainputP
moon9999
·
2020-08-23 06:12
verilog
Verilog
HDL的时钟分频（2次方分频）
verilog
里实现时钟分频有很多种方法，比如用计数器计数，或状态机也行，下面我讲下自己常用的以同一个计数器的方式实现的多种2次方的分频方法。
毛毛虫的爹
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2020-08-23 06:59
硬件基础学习
EDA数字钟设计（
verilog
）——报时模块
报时模块进行闹钟的响铃还有整点报时功能，分别在59’53’’、59’55’’和59’57’’进行低频蜂鸣器的声音，59’59’’进行高频蜂鸣器的声音，在闹钟信号来临时用500Hz让蜂鸣器连续蜂鸣，同时输出beep蜂鸣信号。modulebaoshi(clk_1Hz,clk_1KHz,clk_500Hz,minute,second,beep,alarm);input[5:0]minute,second
SLEEPYHEAD's Blog
·
2020-08-23 06:52
EDA数字钟设计
verilog
HDL +UART实验+数码管动态显示
说明：UART部分还是参考特权的
Verilog
程序（谢谢前辈啊），我主要编写了3位数码管动态显示部分，模块名为my_board_display，其实程序不难，但是对于我这个初学者，还是有不少收获，跟大家分享一下
kele_6
·
2020-08-23 06:09
同步时钟
推荐一些Github上的IC资源
文章目录1.996.icu2.超过500星的
Verilog
项目2.1amiga2000-gfxcard2.2cliffordwolf/picorv322.3nvdla/hw2.4SI-RISCV/e200
不忘出芯
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2020-08-23 05:22
一起学Verilog
不能被综合的
Verilog
语言——非静态循环
Verilog
语言是硬件描述语言，需要综合成硬件电路。不是所有的行为描述都可以综合成硬件电路的。比如下面的这段代码：功能很简单，完成统计输入的并行数据中‘1’计数。
善乐
·
2020-08-23 05:45
FPGA
Verilog
Using $readmem or $readmemh in Modelsim
Verilog
提供了$readmemb和$readmemh命令来读ASCII格式文件，以初始化存储器内容。这个命令也可以在仿真中用来初始化Xilinx的BlockRAM或者SelectRAM元件。
h124668269
·
2020-08-23 05:46
verilog
中非阻塞赋值，for循环
非阻塞赋值的例子：新赋值不会影响当前always中执行的语句，因为其综合成寄存器，有效输入是时钟上升沿到达前的数据。regc,b;always@(posedgeclk)beginb<=a;c<=b;end非阻塞赋值语句简述为：在一个always块中，语句是并行执行的modulenonblockingassignment(clk,q1,q2);inputclk;output[2:0]q1,q2;re
chenchen410
·
2020-08-23 05:19
verilog
基础练习
输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个？看上面的思路，我们得出下面的过程：所以，总共用到7个全加器，代码如下：//全加器modulef_add(inputa,inputb,inputci,outputs,outputco);assign{co,s}=a+b+ci;//assigns=(a^b)^ci;//assignco=a&b+ci&(a^b);endmo
bleauchat
·
2020-08-23 05:23
verilog
中generate语句的用法
generate为
verilog
中的生成语句，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段
Verilog
代码的时候，使用生成语句能大大简化程序的编写过程
战斗机上的飞行员
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2020-08-23 05:44
个人总结
日常经验贴
Verilog
基础知识10（
verilog
中的综合与不可综合 ）
需求说明：
Verilog
设计内容：第一部分
verilog
中的综合与不可综合第二部分
verilog
可综合设计来自：时间的诗第一部分
verilog
中的综合与不可综合原文：http://www.eefocus.com
Times_poem
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2020-08-23 05:15
Verilog基础知识
作业2：用
Verilog
实现12进制计数器
1.新建工程文件2.新建
Verilog
文件，注意文件名称必须与工程相同，编写完成后的文件如下图所示通过TOOL工具栏的相关选项查看工程的RTL文件如下图所示通过建立VWF仿真文件，并且加入使能信号、时钟信号后观察仿真的结果如下图所示
浅陌风行
·
2020-08-23 05:06
verilog
-:或+:用法
最近在刷一些
Verilog
的题，希望对后续的找工作有所帮助吧。。。
SLAM_masterFei
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2020-08-23 05:27
Verilog
【
Verilog
HDL 】清晰的时序逻辑描述方法之计数器的描述范例
所谓清晰，就是便于阅读与理解，如下HDL代码所描述的电路就是清晰的时序逻辑电路，对应计数器的功能：always@(posedgeclk)beginif(rst)begincount<=1'b0;endelsebegincount<=nextCount;endendassignnextCount=count+1'b1;虽然这个代码简单，但就是这样的代码能说明问题，带给了我一些启发。上述代码之所以清晰
李锐博恩
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2020-08-23 05:20
Verilog/FPGA
实用总结区
HDLBits 系列（13） All about DFF
Verilog
描述：moduletop_module(inputclk,//Clocksareusedinsequentialcircuitsi
李锐博恩
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2020-08-23 05:18
#
HDLBits
HDLBits 系列（5）让三元条件运算符（？：）在你的设计中发挥作用
目录抛砖引玉举例练习写在最后抛砖引玉
Verilog
具有三元条件运算符（？：）运用得当，可以起到简化代码的作用，使得代码的易读性提高，但是运用不当，也会背道而驰。
李锐博恩
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2020-08-23 05:47
#
HDLBits
HDLBits 系列（7）对for循环以及generate for的各种实践
目录抛砖引玉累加模型纹波进位加法器写在最后抛砖引玉本节内容主要讲解for和generatefor的用法，这两个用法，之前也有写过：
Verilog
中关于for与generatefor用法和区别的一点愚见先练习一个小题目
李锐博恩
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2020-08-23 05:47
#
HDLBits
个人总结的
Verilog
代码可综合准则
（1）不使用initial；（2）不使用#10；（3）不使用循环次数不确定的循环语句，如forever、while等；（4）不使用用户自定义原语UDF；（5）尽量使用同步的方式设计电路；（6
新芯时代
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2020-08-23 05:27
个人总结的
Verilog
代码设计综合书写规范
基于VHDL的QuartusII和Modelsim联合仿真
网上QuartusII和Modelsim联合仿真教程大多都是用的
Verilog
，这里整理的是基于VHDL的仿真，过程貌似差不多。第一次联合仿真时需要设置ModelSim的安装路径。
Utopia_sy
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2020-08-23 05:47
FPGA
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