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#Verilog
Error (332148): promoted from Critical Warning: Timing requirements not met
这个错误是：当
verilog
代码量达到一定复杂程度就会出现这个警告，我选择忽略，目前运行还算正常，还需要等待正式复杂环境再看看效果。
big pineapple
·
2020-09-13 09:04
verilog
FPGA
FIR滤波器设计（包括
Verilog
HDL设计以及MATLAB设计）
FIR滤波器设计滤波器原理：滤波器就是对特定的频率或者特定频率以外的频率进行消除的电路，被广泛用于通信系统和信号处理系统中。从功能角度，数字滤波器对输入离散信号的数字代码进行运算处理，以达到滤除频带外信号的目的。有限冲激响应（FIR）滤波器就是一种常用的数字滤波器，采用对已输入样值的加权和来形成它的输出。其系统函数为：其中表示延时一个时钟周期，表示延时两个周期。对于输入序列X[n]的FIR滤波器可
Azad_Walden
·
2020-09-13 05:14
FPGA
FPGA基础之锁存器与触发器的设计
所以用
verilog
描述的时候，应该是：always@(a,b,e)beginif(e)doutRTL视图为：包含两个锁存器和一个触发器。
七水_SevenFormer
·
2020-09-13 05:48
FPGA基础知识
verilog
+: 和 -: 的运用
+：和-：适用于那些[MSB:LSB]都想使用变量的情况。[BASE+:WIDTH]代表[BASE+WIDTH:BASE],BASE是变量，WIDTH是常量[BASE-:WIDTH]代表[BASE:BASE-WIDTH]
persueadream
·
2020-09-13 05:37
FPGA
Verilog
FPGA/
Verilog
技术基础与工程应用实例（李勇等）——3.
Verilog
HDL设计进阶
Verilog
HDL设计的不同描述方式：门级描述、行为级描述、数据流描述数据流描述通过使用assign语句进行连续型赋值运算。主要针对于wire型变量。
T_J_S
·
2020-09-13 04:12
FPGA
【
Verilog
】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？
最近用
Verilog
HDL设计了一个小电路，一个3分频的电路，用的是我刚接触FPGA时，别人告诉我的思路，没想到今天才发现有大问题？
李锐博恩
·
2020-09-13 04:03
#
verilog
呼吸灯代码
前言呼吸灯也就是PWM调光，这个相比于网上其他大部分代码内容少一点，但是功能还是可以实现的。代码是在别人的基础上修改的。我自己也是迷迷糊糊的，参考链接：https://www.cnblogs.com/hechengfei/p/4106538.html第一版moduleled(LED,CLK);outputregLED=1;inputCLK;//50Mhz//时钟参数化parameterCLK_50
高鹏123
·
2020-09-13 04:29
201904
FPGA/
Verilog
技术基础与工程应用实例（李勇等）——2.
Verilog
语言
module（端口列表）；端口说明参数定义数据类型连续赋值（assign）过程快（always）行为描述语句低层模块任务和函数延时说明模块endmodule模块有两部分：接口描述。逻辑功能描述，及定义输入是如何影响输出的。端口就是硬件的管脚（pin）。位运算符~取反&按位与|按位或逻辑运算符&&逻辑与||逻辑或！逻辑非a>=bA>位拼接｛a，b[3],c[4],3'b101｝{4{w}}//等同于
T_J_S
·
2020-09-13 04:45
FPGA
vivado仿真出错：[USF-XSim 62] 'compile' step failed with error(s) while executing
testbench文件之后，综合与实现都能通过，但进行仿真时，报如下图1的错误：图1[USF-XSim62]'compile'stepfailedwitherror(s)whileexecuting'D:/0
Verilog
_Study
LANHUAMANJIANGHONG
·
2020-09-13 04:09
学习研究
FPGA开发
基于
Verilog
的贪吃蛇小游戏设计（附代码）
本文介绍基于
verilog
语言开发的贪吃蛇小游戏，FPGA板卡至少需要900个LC（文中程序需求1700个LC，可通过删减部分代码得到）、4个独立按键以及1个VGA接口。
造化天运
·
2020-09-13 00:37
FPGA
FPGA
Verilog
贪吃蛇
贪吃蛇（
verilog
）终于调试成功
今天终于把贪吃蛇的VGA显示调通了，硬件显示蛇和吃食物是正确的，不过还有很多要改进的地方。比如随机产生的食物会和蛇身重叠，未加入碰壁后的GAMEOVER。这些后面改起来就简单了，自己是个懒人不想做了，呵呵。杭州这地方做硬件的公司很少，做FPGA方面的就更少了，真怕自己以后找不到工作。想想在实验室也没啥项目，就自己瞎调调程序，以后项目拿不出手，说说自己做的小制作也不错。在网上看到有外国人用DE2做的
axlmko
·
2020-09-12 21:09
FPGA
在gvim中使用Emacs
verilog
mode的
verilog
代码自动插入和自动插入撤销的方法。
emacsevilmode和
verilog
mode的安装方法参见：https://blog.csdn.net/tbzj_2000/article/details/81702009方法2。
tbzj_2000
·
2020-09-12 20:45
芯片设计
emacs
verilog
!
oh,myGod,emacs
Verilog
!
fpxBGDBN
·
2020-09-12 19:23
emacs 采用命令行模式自动更新
verilog
1.写
verilog
代码时经常会遇到自动更新的问题，以前都是用emacs打开文档，再ctrl-a+ctrl-x2.但是很多时候初始状态的代码，要经常进行更新，如果能写成脚本更新的话会方便不少。
seuwilson
·
2020-09-12 18:32
VERILOG
Matlab 定点化 （fixed point designer）
部分内容转载：https://blog.csdn.net/qq_38306698/article/details/82054531但是一般写出来的软件模型的运算数据类型都是浮点型运算，当要用FPGA实现，转成
Verilog
清雨梨花
·
2020-09-12 16:33
MATLAB
quartus_ii_常见的19个错误、28个警告
措施：编辑vectorsourcefile2.
Verilog
HD
kobesdu
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2020-09-12 16:42
硬件
基于FPGA的多功能时钟（
verilog
语言）
基于FPGA的多功能时钟（
verilog
语言）设计内容设计方案原理图引脚分配图实验项目及详细文档设计内容基于GX-SOC/SOPC专业级创新开发实验平台，实现以下功能数字钟功能：可以显示时、分、秒。
qq_42816434
·
2020-09-12 13:42
硬件开发
485半双工用法和
verilog
仿真
RS-485以两线间的电压差为du+（2—6）V表示；逻辑“0”以两线间的电压差为-（2—6）V表示。接口信号电平比RS-232-C降低了，就不易损坏接口电路的芯片，且该电平与TTL电平兼容，可方便与TTL电路连接。数据最高传输速率为10Mbps，接口是采用平衡驱动器和差分接收器的组合，抗共模干能力增强，即抗噪声干扰性好。RS-485接口的最大传输距离标准值为4000英尺，实际上可达3000米，另
四叶草听雪
·
2020-09-12 12:04
Verilog
使用 $sformatf实现字符串拼接
在验证过程中会遇到字符串拼接问题，下面示例使用$sformatf做字符串拼接：以上示例中，st_a就变成了“./file/dti.txt”。
re_call
·
2020-09-12 09:36
ASIC设计
暑期实训CPU设计（一）
规划图，确定需要使用的器件控制器，数据通路中的控制信号，输入指令，输出控制信号上板测试，波形仿真quatusII13.1波形仿真测试新建工程第一行工程目录第二行工程名称第三行顶层设计实体名代码编译New
verilog
HDLFile
qwerty_Lee
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2020-09-12 00:52
/DDC_run_msim_rtl_
verilog
.do PAUSED at line 14 错误
/DDC_run_msim_rtl_
verilog
.doPAUSEDatline14解决：硬件程序中调用了单端口romIP核，在调用IP核时对如下选项进行勾选：勾选后再调用便不会再出错
FPGA入门到头秃
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2020-09-11 22:53
学习记录
quartusii
modelsim
rom
IP核
Verilog
HDL
Verilog
HDL无符号数和有符号数运算
执行算术操作和赋值时，注意哪些操作数为无符号数、哪些操作数为有符号数非常重要。无符号数存储在：*线网*一般寄存器*基数格式表示形式的整数有符号数存储在：*整数寄存器*十进制形式的整数下面是一些赋值语句的实例：reg[0:5]Bar;integerTab;...Bar=-4'd12;//寄存器变量Bar的十进制数为52，向量值为110100。Tab=-4'd12;//整数Tab的十进制数为-12，位
ascend__a1
·
2020-09-11 14:18
FPGA
Verilog
HDL
《
Verilog
数字系统设计教程》（第4版）第1章思考题及答案
符合IEEE标准的硬件描述语言是
Verilog
HDL和VHDL两种。它们的共
Grady-Wang
·
2020-09-11 11:04
Verilog
IEEE验证相关规范
1、验证所需的相关规范：system
verilog
,systemC,UVM,SDF,UPF,IP-XACT2、网址system
verilog
网址：https://ieeexplore.ieee.org/
Grady-Wang
·
2020-09-11 11:03
IC验证
verilog
状态机
状态机采用
Verilog
HDL语言编码，建议分为三个always段完成。这是为什么呢？设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的
wobrm_zxm
·
2020-09-10 21:06
verilog
不使用加减号，使用
verilog
实现多位加法器功能
如何在不使用加减号的情况下，用
verilog
实现多位加法器的功能呢？
我是大马猴
·
2020-09-10 21:30
verilog
fpga
加法器
浪潮英特尔在美发布最强FPGA加速卡
传统FPGA开发采用
Verilog
、VHDL等硬件描述语言，对开发者要求较高，开发周期也较长，因此
weixin_34163553
·
2020-09-10 19:03
浪潮与英特尔在美国联合发布FPGA加速卡F10A
传统FPGA开发采用
Verilog
、VHDL等硬件描述语言，对开发者要求较高，开发周期也较长，因此在高性能计算应用受到限制。
weixin_33727510
·
2020-09-10 19:10
FPGA学习笔记（二）——数据流建模
有哪些典型
Verilog
语句？连续赋
沉沙丶qq254856473
·
2020-09-10 17:53
FPGA
基于FPGA的数字视频信号处理器设计（中）
《冈萨雷斯数字图像处理MATLAB版》中文版(第二版)电子版荐读：FPGA设计经验之图像处理基于FPGA的实时图像边缘检测系统设计（下）FPGA设计中
Verilog
HDL实现基本的图像滤
FPGA技术江湖
·
2020-09-10 16:51
FPGA项目开发经验分享
基于FPGA的数字视频信号处理器设计（下）
《冈萨雷斯数字图像处理MATLAB版》中文版(第二版)电子版荐读：FPGA设计经验之图像处理基于FPGA的实时图像边缘检测系统设计（下）FPGA设计中
Verilog
HDL实现基本的图像滤波处理仿真导读图像
FPGA技术江湖
·
2020-09-10 16:51
FPGA项目开发经验分享
基于FPGA的数字视频信号处理器设计（上）
《冈萨雷斯数字图像处理MATLAB版》中文版(第二版)电子版荐读：FPGA设计经验之图像处理基于FPGA的实时图像边缘检测系统设计（下）FPGA设计中
Verilog
HDL实现基本的图像滤
FPGA技术江湖
·
2020-09-10 16:50
FPGA项目开发经验分享
Verilog
HDL 语法学习笔记
今天给大侠带来
Verilog
HDL语法学习笔记，话不多说，上货。关于详细的VHDL语法以及
Verilog
HDL语法可参见往期文章。
FPGA技术江湖
·
2020-09-10 16:19
FPGA学习系列
fpga
verilog
HDL语法
Verilog
/System
Verilog
参数化加法树
突然发现百度和Google都搜索不到参数化加法树的写法，这里贴出一个单周期纯组合逻辑版本供参考。VHDL参数化加法树是类似的，这里就不列出了。这里实现的是倒二叉树类型的加法树，纯组合逻辑，奇偶加数均支持自动生成。大概是下图的结构参数有三个：IN_WIDTH：每一个输入加数的位宽；NUM：加数个数；OUT_WIDTH：输出结果尾款，注意加法树每一层中间结果均会增加1bit，输出位宽不能太小，否则会发
Onep_dudushamoo
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2020-09-10 16:13
digital
用C构造网络数据包（可作为SV的激励）
作为一个非SDK开发者，对于舞弄C完成硬件寄存器配置，写各种底层SDK的JOB觉得非常的神奇；对于bit，byte级别的操作，觉得C操作起来好吃力，没有
verilog
来的直接；但对于高层的复杂的数据流，
sarai_c7eb
·
2020-09-10 15:41
【搬家】FPGA学习手记（二） 简单功能仿真及
Verilog
基础电路设计
FPGA学习手记（二）简单功能仿真及
Verilog
基础电路设计ByNightmare2011-07-30@Xinxiang看了某兄的一篇文章，讲到学FPGA切不可急功近利，大概是受到STM32的C语言库快速入门的影响
懒兔子
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2020-09-10 15:57
FPGA/CPLD
用底层代码说话：龙芯不是“中国心”
所谓发明自己的CPU我想应该是这样：1.自己老老实实自己用VHDL或
VERILOG
写ipcore（其实ipcore几十个VHD或V文件）2.用综合器一步步综合成自己的标准单元电路3.布线制版一。
lptt
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2020-09-10 14:26
Arduino,FPGA,51单片机，STM32，MSP430使用区别
LED电路连接图如下：1，arduino点亮LED使用arduinoIDE程软件进行编程，代码如下：（默认）2，FPGA点亮LED代码（使用50Mhz晶振，
Verilog
HDL语言）3，51单片机编写LED
liuxianfei0810
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2020-09-10 14:25
arduino
单片机类
FPGA
深入浅出FPGA-1-Cyclone芯片内部
弄明白了这个问题，下一节开始说
verilog
语言的问题。1.1FPGA实现类型众所周知，FPGA不同于ASIC的最要的特性就是，FPGA是可重配置的。可重配置，就是这个芯片的功能是可重新定义的。
iteye_5282
·
2020-09-10 14:29
DC综合简单总结
1、Translate是将HDL转化为GTECH库元件组成的逻辑电路，这步通过read_
verilog
进行（
verilog
代码），
verilog
代码被读入后，将会被自动translate。
Alan5555
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2020-09-10 12:58
数字集成电路
DC
综合
synopsys
约束
简单
AI周边二：FPGA在AI领域的角色
FPGA自诞生起一直在高速复杂计算领域里占有极大的优势，借助于计算机辅助设计工具通过
Verilog
编程，设计者可以很方便地将一个通用结构的FPGA芯片构造成一个规模宏大的并行的计算结构，这个结构能以通用
万能的小黑Alex
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2020-09-10 10:49
AI周边
Verilog
编程之条件编译命令`ifdef
简述用
Verilog
编程经常会碰到有时候会有不同的条件约束，或者自己尝试设计时不想删掉原来可能已经成功但是需要优化的代码，一般情况下都是直接//或者/*给注释掉方便以后查看和修改。
虹科FPGA
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2020-09-10 09:43
Verilog编程知识
FPGA知识涵盖
fpga
verilog
verilog
语言中的综合与不可综合
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module
虹科FPGA
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2020-09-09 10:09
Verilog编程知识
FPGA知识涵盖
verilog
fpga
Verilog
中#的另一种用法：模块外定义常参#（parameter ...）以及调用时修改参数#(10,2)
简介
Verilog
中用parameter常参名（一般全大写）常数语句来定义常参，parameter的位置也比较灵活，本文主要介绍一种在model的描述代码块外定义的常参。
虹科FPGA
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2020-09-08 10:07
Verilog编程知识
FPGA知识涵盖
verilog
fpga
Verilog
编程技巧之(括号)、[中括号]、{大括号}用法（对比matlab）
简述在初步接触到
Verilog
的括号时经常会将其和matlab矩阵的各种(括号)、[中括号]、{大括号}搞混。
虹科FPGA
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2020-09-07 14:08
Verilog编程知识
FPGA知识涵盖
verilog
fpga
matlab
Verilog
位运算&和|
简述区别于逻辑运算的逻辑与（&&）和逻辑或（||），
Verilog
编程语言中位运算：按位与（&）和按位或（|）的用途反而更广一些，因为通常是将需要逻辑与或的两个数据量组合成一个信号，就可以一定程度上避免数据依赖
虹科FPGA
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2020-09-03 10:22
Verilog编程知识
verilog
编程语言
功能覆盖率
覆盖率组可以在程序、模块或者类中定义,一般情况下为了方便管理统一在类中定义.1.限制自动创建仓的数目默认情况下system
verilog
支持的最大仓的数目是64个，如果超过64个会将其均匀的分给auto_bin_max
weixin_39662684
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2020-09-01 15:09
RTL基本知识：缺失分号的后果
在使用
Verilog
进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅执行一次的情况，特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“；”导致的。
weixin_30906425
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2020-08-26 23:48
c/c++
ISE与modelsim联合仿真的问题
//:Unresolvedreferenceto'glbl'in'glbl.GSR'"在仿真工程中添加glbl.v文件（一般在~/ise/
verilog
/src/glbl.v，同理Quartus）,把t
丧尸暴龙兽t
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2020-08-26 23:53
放在最前面
给自己定个小目标1.三本书读书笔记（搁浅）2.坚持写
Verilog
随笔，当作博客写（转战CSDN）3.11号之前把研究生课程上学期课程总结一下
阿维巴亚雷塔拉
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2020-08-26 11:21
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