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#Verilog
在
verilog
中使用clogb2函数可进行log2操作，用来计算数据位宽
//functioncalledclogb2thatreturnsanintegerwhichhasthe//valueoftheceilingofthelogbase2.functionintegerclogb2(inputintegerbit_depth);beginfor(clogb2=0;bit_depth>0;clogb2=clogb2+1)bit_depth=bit_depth>>1;
向前一一步走
·
2020-09-15 05:51
verilog
fpga
Verilog
中文件输入与输出任务实例解析
三类：1.文件打开和关闭:首先定义integer指针，然后调用$fopen(file_name,mode)任务，不需要文件时，调用$fopen(file_name)常用mode包括“w"打开文件并从文件头开始写，如果不存在就创建文件。“w+"打开文件并从文件头开始读写，如果不存在就创建文件"a"打开文件并从文件末尾开始写，如果不存在就创建文件“a+"打开文件并从文件末尾开始读写，如果不存在就创建文
Dark_Knight001
·
2020-09-15 05:02
Verilog
实例
数据
FPGA开发中Testben读取外部文件的方式
1.文件读写的作用为什么需要使用
Verilog
语言读取/写入文件呢，主要是由于我们有时候需要将数据准备和分析的工作从Testbench中隔离出来，便于协同工作，需要调试一些寄存器的值，就需要通过文本中获取数据
xm_7754
·
2020-09-15 05:08
FPGA开发
FPGA DDR3 Demo的测试和自建仿真平台
2.根据readme的提示，changeDirectory改变路径到
verilog
/.../mentor这个路
文鸿开源工作室
·
2020-09-15 05:56
FPGA
31条指令单周期cpu设计(
Verilog
)-(五)整体数据通路图设计
说在前面开发环境：Vivado语言：
Verilog
cpu框架：Mips控制器：组合逻辑这张图是用来干啥的？
o0o_-_
·
2020-09-15 05:33
FFT算法8点12位硬件实现 （
verilog
）
*FFT算法8点12位硬件实现（
verilog
）1一．功能描述：1二．设计结构：2三.设计模块介绍31.蝶形运算（第一级）32.矢量角度旋转（W）43.CORDIC结果处理除法单元模块84.蝶形运算（第二
qishi2014
·
2020-09-15 05:34
基于FPGA的IIC程序设计
单字节读写流程2.4IIC数据产生模块2.5时钟倍频模块2.6UARTFIFO模块2.7UART发送模块2.7.1UART发送模块状态转移图2.8UART桥接模块测试结果代码下载连接1实现功能1、编写基于
verilog
UncleHc
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2020-09-15 05:00
fpga
verilog
Verilog
中generate用法
原文地址：
Verilog
中generate用法作者：zeux
verilog
2001中有generate这个语法，近日有用到，简单归纳如下：语法：1。
sun shang chao
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2020-09-15 04:25
硬件大类
（1）基于
Verilog
的 RISC CPU 介绍
这是一个基于MicrochipPIC16C57功能实现的RISCCPU设计。指令系统采用了精简指令集架构，指令集数量为33个，总线结构采用了数据总线（8位）和指令总线（12位）独立分开的哈佛架构。通过搭建仿真平台和编写测试程序，验证了本设计能够正确地执行一系列的测试任务。1、PIC16C57低成本LowCost、低功耗LowPower、高性能HighPerformance的CMOS工艺的8位PIC
新芯时代
·
2020-09-15 04:12
基于
FPGA
的
RISC
CPU
设计
FPGA
RISC
CPU
Verilog
PIC16C5X
（2-2）OV5640 解码模块的 IP 设计
这是一个基于
Verilog
的OV5640解码模块的IP设计，主要是实现OV5640输入的8比特数据解码为16比特数据，进而编码为RGB888，从而符合VideoIntoAXI4-Stream的数据协议。
新芯时代
·
2020-09-15 04:40
基于
SoC
的卷积神经网络车牌识别系统设计
OV5640
FPGA
RGB
SoC
Verilog
（3）基于
Verilog
的 RISC CPU 测试
这是基于上述PIC16C57功能设计的CPU仿真测试，基于Vivado软件的RTLSimulation模块，通过对汇编程序的多个测试程序的仿真验证，证实了该设计的正确性。汇编程序如下所示：INDFequH'00';MagicregisterthatusesINDIRECTregisterTIMER0equH'01';TimerregisterSTATUSequH'03';STATUSregiste
新芯时代
·
2020-09-15 04:40
基于
FPGA
的
RISC
CPU
设计
CPU
PIC
Verilog
RISC
FPGA
FPGA数字信号处理（三）串行FIR滤波器
Verilog
设计
本文将在上一篇“FPGA数字信号处理（二）并行FIR滤波器
Verilog
设计”https://blog.csdn.net/fpgadesigner/article/details/80594627的基础上
FPGADesigner
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2020-09-15 04:50
FPGA
数字信号处理
cache
verilog
实现
cache原理：https://www.cnblogs.com/mikewolf2002/p/10984976.htmlcache的
verilog
实现实现的cache是16k,4way组相连cache，
weixin_34353714
·
2020-09-15 04:11
(总结)（原创）
Verilog
设计方法——计数器的应用
(总结)（原创）
Verilog
设计方法——计数器的应用前言：最近我在学习一个小型液晶屏的设计驱动，使用的是HS-12864-15C液晶屏，对ST7920进行控制。
weixin_33912445
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2020-09-15 04:06
verilog
实现16位五级流水线的CPU带Hazard冲突处理
verilog
实现16位五级流水线的CPU带Hazard冲突处理该文是基于博主之前一篇博客http://www.cnblogs.com/wsine/p/4292869.html所增加的Hazard处理，
weixin_30432007
·
2020-09-15 04:33
Verilog
的generate的用法
生成语句可以动态的生成
verilog
代码，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段
Verilog
代码的时候，使用生成语句能大大简化程序的编写过程
橙色半瓶水
·
2020-09-15 04:16
FPGA
fpga
Verilog
verilog
中a+:b是什么意思
片选（partselect），从a开始选a到（a+b）-1的位,一共bbit
Verilog
中定义module后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是什么意思?
fgupupup
·
2020-09-15 04:19
（2）基于
Verilog
的 RISC CPU 设计
其实，一个CPU的设计中，各个子模块都是比较基本的、比较简单的，只是组合起来的一个整体架构会比较复杂而已，无论是时序路径，还是数据通路和控制通路，这里，主要详细介绍整个微架构的子模块。1、PC取指、PC分支、指令跳转与二级堆栈PC取指主要是PC值作为地址，在程序存储器（EPROM）中读取指令数据，并发送给指令寄存器IR。通常情况下，都是逐一读出的，也就是说PC值在下一个时钟（流水时钟）自动加一，来
新芯时代
·
2020-09-15 04:31
基于
FPGA
的
RISC
CPU
设计
FPGA
Verilog
CPU
RISC
PIC16C5X
基于
verilog
的直接相联cache
cache控制器//直接相联cache，cache大小为32块，主存大小为1024块，1块=4字，1字=32bit//主存地址为12位，其中[1:0]是块内偏移，[6:2]是索引，[11:7]是Tag//cacheV+D+Tag+Data=1+1+5+128=135modulecache(inputclk,inputrst,//cpucacheinput[11:0]cpu_req_addr,inp
qq_40268672
·
2020-09-15 03:11
FPGA
（转）【CPU微架构设计】利用
Verilog
设计基于饱和计数器和BTB的分支预测器
在基于流水线（pipeline）的微处理器中，分支预测单元（BranchPredictorUnit）是一个重要的功能部件，它负责收集和分析分支/跳转指令的执行结果，当处理后续分支/跳转指令时，BPU将根据已有的统计结果和当前分支跳转指令的参数，预测其执行结果，进而为流水线取指提供决策依据，从而提高流水线效率。本文将针对分支预测单元的设计思路进行讨论。在进行设计前，首先需要说明使用分支预测技术的原因
请叫我李正经
·
2020-09-15 03:38
the things just need to do
fpga1.matlab:vision,control,communicationtoolboxandsimulink.2.
verilog
3.alteraseriestools.4.xilinxseriestools.asotherdigitallogicinterestes
SIGES
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2020-09-15 03:04
Ultraedit语法高亮显示
Ultraedit是我最喜欢用的编辑软件之一，很方便，支持语法高亮，折叠等等，编程很舒服，前段时间一直学习
verilog
，所以就找了
verilog
的高亮显示的wordfile，今天晚上用到了vhdl，发现没有高亮
pan_de
·
2020-09-15 01:09
Xilinx-
Verilog
-学习笔记（14）：
Verilog
基础语法演示（1）
Xilinx-
Verilog
-学习笔记（14）：
Verilog
基础语法演示（1）一、module、always、wire、reg型变量使用1、触发器1.1design文件//此处为模块与接口定义moduleex_trigger
赵小琛在路上
·
2020-09-14 23:52
Xilinx-FPGA
fpga
fsm
触发器
有限状态机
【UVM】parameterized classes
System
Verilog
usesa“#”signtolisttheParameternamesinaClassHeadertodefineaGenericClass.WhenwespecifyadefaultParameterinaClassHeader
lbt_dvshare
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2020-09-14 19:27
UVM
FSM与如何用
Verilog
语言设计出高效且可综合的FSM
Introduction介绍1.Mealy&MooreFSMs米莉和摩尔状态机1.MealyFSM是当前状态与一个或多个输入的函数2.MooreFSM仅是当前状态的函数BinaryEncoding,GrayEncodingorOneHotEncoding（有限状态机里的状态编码问题）每一个状态都需要一个二进制表示，但是状态之间的关系如何，有多种解决方案：1.最简单的就是“原码”，就是对于每个状态依
Daniel雨林
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2020-09-14 14:07
FPGA
Verilog
verilog
fsm
Verilog
语法笔记_基本概念
语法经常记混淆，忘掉细节，记录一下一些易错和遗忘的地方。一、模块相当于函数——module//语法格式module（）；。。。；。。。endmodule//ripple_carry_counter(脉动进位计数器)的例子moduleripple_carry_counter(q,clock,reset);ouput[3:0]q;inputclk,rst;//调用子模块T_FFtff0(q[0],cl
Mys_GoldenRetriever
·
2020-09-14 13:52
Verilog
逻辑代数与硬件描述语言基础
逻辑代数的基本定律和规则逻辑代数的基本定律和恒等式逻辑代数的基本规则逻辑函数表达式的形式逻辑函数表达式的基本形式最小项与最小项表达式最大项与最大项表达式逻辑函数的代数化简法逻辑函数的最简形式逻辑函数的代数化简法逻辑函数的卡诺图化简发用卡诺图表示逻辑函数用卡诺图化简逻辑函数硬件描述语言
Verilog
HDL
Verilog
qq_35912930
·
2020-09-14 11:22
#
数字电子技术
基于FPGA的GV7600驱动
输出分辨率1920*1080p，首先，了解GV7600芯片的特性功能，按照bt1120协议传输10位Y，Cb，Cr数据；其次，我的项目中用的是10位通道分时复用传输Y，Cb，Cr数据；配置引脚很重要，当初
verilog
qq_38647072
·
2020-09-14 09:27
FPGA
一元约简运算符 IC笔试
今天在工程中遇到了单目运算符，一查才知道是
verilog
基本操作符，又称一元约简运算符。
sunshinelifes
·
2020-09-14 07:44
IC笔试
verilog
与或非操作符
逻辑操作符逻辑与&&逻辑或||逻辑非！位操作符一元非~二元与&二元或|二元异或^归约操作符（单目运算符）与归约&或归约|异或归约^
阿莹的三石
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2020-09-14 07:15
verilog
vcs常用仿真选项
1.1VCS常用的编译选项表21VCS常用的编译选项选项说明-assertdumpoff|enable_diag|filter_past定义System
Verilog
断言（SVA）dumpoff：禁止将
lobbiy
·
2020-09-14 06:04
SOC
关于NC-
Verilog
常用的仿真选项
一、通用的基本选项NC-
Verilog
中，有部分选项是ncvlog、ncelab和ncsim通用的选项，见表表2‑1。
lobbiy
·
2020-09-14 06:04
杂七八
NC
verilog
Verilog
基本语法——运算符和表达式
本文是
Verilog
学习笔记，参考于《XilinxFPGA开发实用教程》和夏宇闻老师的
Verilog
经典教程系列在
Verilog
HDL语言中运算符所带的操作数是不同的，按其所带操作数的个数运算符可分为三种
Zach_z
·
2020-09-14 06:34
Verilog
SoC的开发
用
verilog
将这些IPcore连起来，在
verilog
仿真器上进行验证，也要写一些C代码来验证Ipcore们是否工作正常2.将
verilog
写入FPGA,这样就有硬件了，编写测试IpCores们的裸
yazhouren
·
2020-09-14 03:51
SoC
Vivado [SIM 43-3322] Static elaboration of top level
Verilog
design unit(s) in library work failed.
今天在使用vivado，对顶层模块写对应仿真文件，的时候遇到上述图片出现的问题解决方法是：除了在仿真文件中应该写命名端口连接（而不是顺序连接），在顶层模块的design文件中也应该用命名端口连接。这是顺序连接：这是命名连接仿真文件中的命名连接仿真成功
小风_
·
2020-09-14 00:18
Bug合集
【SV】system
verilog
类的使用，需弄懂的“两个问题”
类是system
verilog
中最基础的概念之一。其中的概念基本上跟C++等软件语言中差不多，有软件基础的同学，对这个学习起来就比较快。本文就弄懂两个问题，如何定义类，如何使用类。
百无忧
·
2020-09-13 20:22
Systemverilog
System
Verilog
验证 测试平台编写指南 第九章 功能覆盖率
全面验证设计的唯一途径是采用受约束的随机测试方法（CRT），而功能覆盖率是用来衡量哪些设计特征已经被测试程序测试过的一个指标。如何衡量验证的进展？依靠完善的验证计划testplan和对应的功能覆盖率coverage。用验证计划和对应功能覆盖率的结果来指导验证的进展，这样才能站在更高的抽象层次上看待验证。根据功能覆盖率结果来思考如何提高功能覆盖率，并在功能覆盖率达标或者止步不前时思考验证计划本身。（
Grady-Wang
·
2020-09-13 20:50
SV
System
Verilog
验证 测试平台编写指南 第八章 OOP面向对象编程的高级技巧指南
8.1继承为总线事务创建一个可以注入错误并且带有可变延时的复杂类。方法1：使用合成（composition），即在类中例化另一种类型的类。有时候很难将功能分成独立部分。如果使用合成，则需要为正确和错误事务分别创建不同的类，正确类的测试平台需要重写以处理错误类的对象。方法2：使用扩展类，当需要增加事务，而对现有的测试代码修改越少越好，例如增加错误注入功能。扩展类和类合成的区别：扩展类解决，增加新事务
Grady-Wang
·
2020-09-13 20:50
SV
System
Verilog
验证 测试平台编写指南 第十一章 完整的System
Verilog
测试平台
用System
Verilog
搭建完整的验证环境，核心在于运用回调函数和蓝
Grady-Wang
·
2020-09-13 20:50
SV
System
Verilog
验证 测试平台编写指南 第五章 面向对象编程基础
Verilog
中与之对应的是模块（module）。b.对象(object)：类的一个实例。在
Verilog
中，你需要实例化一个模块才能使用它。c.句柄(handle)：指向对象的指针。
Grady-Wang
·
2020-09-13 20:49
SV
广工EDA自动售货机实验代码（
verilog
HDL设计代码）
模块代码//mooreVender.vmodulemooreVender(N,D,Q,DC,DN,DD,clk,reset,state);inputN,D,Q,clk,reset;outputDC,DN,DD;output[3:0]state;reg[3:0]state,next;parameterIDLE=0;parameterGOT_5c=1;parameterGOT_10c=2;parame
lseap
·
2020-09-13 20:06
EDA
广工EDA可逆计数器实验代码（
verilog
HDL设计代码）
模块代码//count.vmoduleCount(Q,C_B,Clr,Clk,updown,D);inputClk,updown,Clr;input[7:0]D;output[7:0]Q;outputC_B;reg[7:0]Q;always@(posedgeClk,posedgeClr)if(Clr)beginQ=0;endelseif(Clk&updown)beginQ=Q+1;endelsei
lseap
·
2020-09-13 20:06
EDA
用
Verilog
实现接受0.5元，1元的可乐售卖机，单价2.5元，考虑找零和出货。
第一步：画出原理图第二步，将画出的原理图利用硬件语言实现modulefsm_cola_ctrl(inputwiresclk,inputwirerst_n,inputwire[1:0]pi_money,outputregpo_cola,outputregpo_money);reg[4:0]state;parameterIDLE=5'b00001;parameterHALF=5'b00010;para
weixin_43343190
·
2020-09-13 20:29
FPGA学习
System
Verilog
的一个简单验证demo
文后阅读原文附本文所有代码。DUT：是一个简单的memory。就六个信号，时钟信号clk，复位信号reset（高有效），读使能信号rd_en，写使能信号wr_en，写数据信号wdata，读数据信号rdata。对于写操作：address,wr_en和wdata在同一时钟进行驱动。对于读操作：address和rd_en在同一时钟进行驱动，系统在下一时钟出现反应。//Memory reg [DATA_
数字积木
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2020-09-13 20:53
quartus更改自带编辑器
使用VSCode替换quartus自带编辑器（1）下载VSCode“https://code.visualstudio.com/”（2）安装
Verilog
HDL插件，选择下载人数最多的那个就行（3）打开
weixin_42982290
·
2020-09-13 20:53
经验分享
Verilog
模块例化
模块的概念模块（module）是
verilog
最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。
花裳落微
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2020-09-13 20:12
FPGA
Verilog
设计十进制加法器（FPGA)
本文提供了一个同步清零、同步置数的十进制加法计数器代码和一个异步清零、异步置数的可逆十进制计数器代码，且使用ISE13.4综合通过并在Basys2开发板上成功验证功能，此外大家可以修改代码以调节周期。同步清零、同步置数的十进制加法计数器代码：moduleadd_1(inputclk,//50MHz,20nsinputsw0,//清零inputsw1,//置数input[3:0]data,outpu
使弓弦
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2020-09-13 20:33
Verilog
Verilog
测试平台(testbench)技术(一)
对于由
Verilog
语言描述的设计模块，最好的方法自然同样是用
Verilog
语言对待测模块施加激励和检测模块的输出响应。实际应用中，
Verilog
测试平台(testbench)就是用来提供上述功能的。
weixin_34175509
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2020-09-13 20:10
32位先行进位加法器的实现
我的
verilog
处女作，已通过ise仿真，未进行FPGA开发板仿真。【处女作，一天半查资料，半天敲写，两天调试，共八九次修改。】
weixin_34015566
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2020-09-13 20:04
Verilog
初学笔记--模块划分的好处
在用
Verilog
语言进行RTL建模的时候，适当的对要完成的模块进行划分是一个很好的建模习惯，在保证功能要求的满足的前提下，能够使自己的代码容易理解，维护，并减少一些容易忽视的错误。
weixin_33910460
·
2020-09-13 20:59
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