E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
FPGA万花筒系列(三):如何学习FPGA？
【嵌牛鼻子】FPGAVHDL
Verilog
【
张俸玺20012100022
·
2021-04-26 08:22
Verilog
编程在线练习
、门电路联系1.非门问题2.与门3.或非门二、组合逻辑练习1.2对1多路复用2.全加器3.卡诺地图三、时序逻辑相关练习1.D触发器2.D锁存器3.1~12计数器四、参考资料以下实验均在HDLBits—
Verilog
Practice
Nam、CH
·
2021-04-25 14:00
verilog
从当初汇编到C语言入手学习，到如今接触FPGA开发已然十年
后来读研究生，工作陆陆续续也用过QuartusII、FoundaTIon、ISE、Libero，并且学习了
verilog
HDL语言，学习的过程中也慢慢体会
小辰带你看世界
·
2021-04-24 10:16
RISC_CPU结构
采用Top-Down设计方法，深入理解CPU的运作原理，本文参照夏宇闻老师的《
Verilog
数字系统设计教程》，并做了相应的修改。仿真工具采用Mentor公司的ModelSim。
li_li_li_1202
·
2021-04-21 08:10
《
Verilog
HDL数字综合设计》笔记
4.18层次建模的概念设计学方法分类：自顶向下、自底向上。典型设计中，二者同时存在。设计人员定义顶层模块，逻辑设计者将计划划分为子模块，电路设计者对底层功能块电路进行优化设计。电路设计者——开关级原语——底层功能块库。逻辑设计者——库单元——结构描述设计。模块module一个基本的功能块。可以是一个元件，也可以是一个低层次模块的组合。设计方法：使用元件构建该功能块。特点及优点：设计中多个地方使用，
Musigny
·
2021-04-18 18:36
verilog
fpga
i
verilog
i
verilog
-otesttest.v//compiletest.vvvptest//simulatetest.vpptooutputoutcome-o:outputfilename,withoutextension
LFBuildMountain
·
2021-04-13 22:40
Verilog
三段式状态机流水灯
FPGA学习笔记0：三段式状态机流水灯小白第一次写状态机，多有不足参考：https://www.cnblogs.com/luxiaolai/p/3424344.htmlmoduleflow_led_FSM(Clk,Rst_n,led);//定义状态空间inputClk;inputRst_n;outputreg[3:0]led;reg[3:0]c_state;reg[3:0]n_state;reg[
chopess
·
2021-03-11 21:10
fpga
verilog
状态机
【原创】流水线处理对比实例
二、纯8输入与门组合逻辑链
Verilog
代码如下：`timescale1ns/1nsmoduletest(inputclk,//Clockinputrst_n,//Asynchronousresetactivelowin
锤王马加爵
·
2021-03-07 01:26
#
FPGA
fpga/cpld
verilog
时序模型
为什么大量的人会觉得FPGA难学？
转自https://www.sohu.com/a/274574398_132567先总结如下几点：1、看代码，建模型只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写
Verilog
wowo004
·
2021-03-03 09:38
硬件开发
华为硬件逻辑岗笔试题（一）
目录1.进制转换2.状态机和编码方式3.存储器的分类4.
Verilog
语法中的操作符5.对组合逻辑的认识6.对时序逻辑的认识7.竞争冒险的认识8.基本时序逻辑电路9.建立时间和保持时间10.同步时序电路
吾日叁問
·
2021-02-25 13:22
EDA原理及应用
FPGA
硬件逻辑
华为
Verilog
signed函数
1、在
verilog
中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？
2021开始好好学习
·
2021-02-20 11:17
verilog
编程语言
vivado学习——创建文件
创建文件点击Source中的“+”，AddSources点击Next，AddorCreateDesignSources点击CreateFile，CreateSourceFile在Filetype中选择
Verilog
学vivado的小鱼
·
2021-02-16 17:02
vivado学习——创建工程
本例中，所用开发板的FPGA为XC7K325TFFG900-2，使用语言为
Verilog
，使用的vivado版本为vivado2019.2，输入时钟50MHz。
学vivado的小鱼
·
2021-02-16 17:58
verilog
2bit全流程覆盖V7_330上板实验
概述时至今日，不管从国际形势还是国家对于“中国芯”的扶持，“国产化”这一话题越来越要付出实践，对于FPGA这一“万能芯”也是很多企业会优先考虑的。从华为被“卡脖子”到集成电路正式成为国家学科，都能看出国家对于国产芯的迫切发展。满怀爱国情怀的我，听说有从事CAD（EDA）工具开发机会时，既欣喜又担忧。欣喜，有一个投身科研的机会；欣喜，有一个为打破国外芯片软件产业垄断做贡献的机会；担忧的是，当然是怕竹
开源学开源
·
2021-02-10 11:34
FPGA
FPGA码流生成
FPGA布局布线
Verilog2bit
逻辑综合
技术映射
verilog
qpsk调制解调
qpsk调制解调qpsk调制解调原理qpsk调制主要有两种调制方式，一种是基于0,π/2，π，3π/2四种相位的调制，一种是基于π/4,3π/4,5π/4,7π/4的调制。我采用的是第二种调制方法。第二种方法我采用如下系统来实现。其实就是两路2psk调制后再相加。有关解调，在不考虑载波提取和位同步信号提取的前提下，只需要将qpsk信号经过相乘器和两个同相、正交两个正弦信号相乘再低通滤波，即可得出基
jienijienixigua
·
2021-02-08 21:08
嵌入式
verilog
fpga
verilog
matlab fir 滤波器设计
这两天看到用matlab软件生成
verilog
语言的fir滤波器，感觉挺有意思，记录一下。先进入matlab
jienijienixigua
·
2021-02-03 21:00
verilog
嵌入式
如何在vivado中打包自己的IP核并调用
编写好源代码并做必要的仿真为了打包自己的IP核，先新建一个工程，添加.v文件编写
verilog
代码。如下图所示写好源代码之后可先仿真验证波形是否达到预期。
缺啥了就自己new出来
·
2021-01-26 16:56
fpga
嵌入式
《Java小游戏》：球球大作战
开始游戏页面2.加载中页面3.选择地图页面4.自定义昵称页面5.运行页面死亡页面发展方向(前面都不感兴趣，快进到)原码最后首先灰常开森在2020年下半年这学期收获了很多知识，自己的意志也得到了锻炼，尤其是在
verilog
pandas_dream
·
2021-01-24 14:28
Java
游戏
java
编程语言
游戏开发
verilog
学习:使用VCS仿真验证一个全加器
前言：之前的文章《
verilog
学习：一个简单的入门
verilog
例子》，给了一个简单的
verilog
例子，今天找个实例使用Linux下的VCS、dve工具仿真一下，给初学者了解一下（不希望初学者能直接看懂
杰之行
·
2021-01-24 10:55
verilog
IC前端数字验证
verilog
工程大计算机硬件综合实验实验报告汇总
期末考试题型：1、绘制波形图2、中断原理的理解3、汇编语言程序：例如：求斐波那契数列前10项和、判断奇数偶数，需要写出机器码、指令、注释、内存地址4、
Verilog
语言设计
蓝多多的小仓库
·
2021-01-22 23:35
计算机硬件综合实验（已更新完）
计算机硬件综合实验
QuestaSim与Vivado有关仿真库深入理解
上图中VHDL和
Verilog
目录有许多基本元件件的描述，当一个项目想摆脱对某公司器件的依赖时，打算从基本元件自己描述起，比如
君子爱财好色
·
2021-01-22 01:52
仿真
FPGA
计算机组成原理：最详细笔记！
小编最开始，是学习的数字电路、
verilog
、system
verilog
、UVM，为了巩固前面所学，做了AHB2APB、AHB2SRAM、APB2UART的设计或验证（看完这门课，发现以前的sram片选信号等疑惑都不是疑惑
杰之行
·
2021-01-21 14:44
IC前端数字验证
计算机组成原理
verilog
定义位宽为1的_2020一次转变：从
Verilog
到SpinalHDL
出坑
Verilog
遥想当年本科之时画过电路PCB、玩儿过单片机、PLC，亦学过C#(给我那数块板子的毕设做个上位机)，Python。
weixin_39958137
·
2021-01-05 03:24
verilog
定义位宽为1的
SoC设计中主要的EDA工具
参考：SoC设计方法与实现(第3版)，郭炜，魏继增，郭筝，谢憬编著仿真与验证工具分类工具及供应商DigitalSimulatorNC-
Verilog
/
Verilog
-XL(cadence)，VCS(synopsys
夏风喃喃
·
2021-01-03 14:23
数字IC
芯片
soc
开发工具
linux
Verilog
HDL循环语句简介
2.01
Verilog
HDL循环语句简介2.1.1本节目录第一，章节目录；第二，前言；第三，FPGA简介；第四，
Verilog
HDL循环语句简介；第五，结束语；2.1.2本节引言给FPGA一个支点，它可以撬动整个数字逻辑
宁静致远future
·
2021-01-02 00:38
FPGA锲而不舍
FPGA二段式
verilog
代码实例
2.01FPGA二段式
verilog
代码实例2.1.1本节目录第一，章节目录；第二，前言；第三，FPGA简介；第四，FPGA二段式
verilog
代码实例；第五，结束语；2.1.2本节引言给FPGA一个支点
宁静致远future
·
2021-01-02 00:16
FPGA勇往直前
FPGA一段式
verilog
代码实例
2.01FPGA一段式
verilog
代码实例2.1.1本节目录第一，章节目录；第二，前言；第三，FPGA简介；第四，FPGA一段式
verilog
代码实例；第五，结束语；2.1.2本节引言给FPGA一个支点
宁静致远future
·
2021-01-01 00:33
FPGA锲而不舍
verilog
幂次方_【原创】第一次见到的
Verilog
HDL语法
最近在看代码的时候，不小心发现了在表示变量位宽范围时用到了+:、-:这样的符号。这种用法还是第一次见到的，也许是我太孤陋寡闻了。经过一番的查询，终于知道了它的用法和意义了。它的表示方法如下所示：a[j+:k];或a[j-:k];其中，k必须是常数，代表位宽；j则是可变的，当用+:时，j作为变量的最低有效位，j+k-1作为变量的最高有效位，当用-:时，j作为变量的最高有效位，j-k+1作为变量的最低
锦宁
·
2020-12-29 10:39
verilog幂次方
verilog
设计一个电子钟
Verilog
HDL设计一个电子钟基于
Verilog
HDL设计电子钟，能够进行正常计时，时间调整，时间复位的模式选择。
老阔丶啊～疼
·
2020-12-24 16:46
笔记
verilog
编程语言
verilog
变长移位寄存器
verilog
变长移位寄存器普通的移位寄存器可以按如下设置，下面是一个一次移动一位的移位寄存器。
头发越来越多
·
2020-12-22 20:54
system
verilog
数据结构（转）
转自system
verilog
学习（4）动态数组本节主要内容：动态数组，队列，联合数组，数组基本操作，结构体类型，枚举类型一：动态数组1：基础在run-time才知道元素个数，在compile-time
嬉笑的皮皮虾
·
2020-12-22 15:35
moore&mealy状态机区分（附例子&代码）&三段式描述方式
状态机的设计实际电路的设计和
verilog
设计还不大相同。因为
verilog
好歹还不是那么底层，不需要自己进行搭线（除非采用结构化描
筱羊冰冰
·
2020-12-21 11:13
Verilog
moore和mealy
三段式
Verilog
——38译码器（包括仿真文件和约束文件的格式）
描述方式之前说过，
verilog
属于高级语言，需要软件设计硬件结构来实现，也说过描述方式是有很多种的，下面介绍一下。
筱羊冰冰
·
2020-12-17 10:59
Verilog
write函数_
Verilog
语法之十二：系统函数和任务
本文首发于微信公众号“花蚂蚁”，想要学习FPGA及
Verilog
的同学可以关注一下。
weixin_39665847
·
2020-12-11 16:25
write函数
verilog
自动售货机状态机实现_
Verilog
语法简介（5）
状态机有限状态机英文名字，FiniteStateMachine，简称状态机，缩写为FSM。有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情，其实这就是状态机的本质。状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法根据状态机的输出是否与输入条件相关，可将状态机分为
weixin_39951181
·
2020-12-11 05:20
verilog
自动售货机状态机实现
数字逻辑：建立1011序列检测器（使用MAX+plus II 、
Verilog
语言 编写）
代码modulet_1011(reset,clk,x,z,now,next);inputreset,clk,x;outputz;output[2:1]now,next;parametery0=2'b00,y1=2'b01,y2=2'b11,y3=2'b10;regz;reg[2:1]now,next;always@(xornow)case(now)y0:if(x)beginnext=y1;z=0;
大力出奇迹、
·
2020-12-09 13:57
数字逻辑
verilog
verilog
语法
1、位选取通常写a[MSB:LSB]，这里的MSB和LSB都要求是常数(或常数表达式)而如果写a[BASE-:WIDTH]或a[BASE+:WIDTH]，则允许BASE改变(但WIDTH仍需为常数)
pzs0221
·
2020-12-08 14:26
FPGA
数字逻辑：模60计数器（使用MAX+plus II 、
Verilog
语言 编写）
代码：moduletest(clk,reset,min_H,min_L,min_H_cy,min_L_cy);inputclk,reset;output[3:0]min_H,min_L;outputmin_H_cy,min_L_cy;reg[3:0]min_H,min_L;assignmin_L_cy=(min_L==4'b1001)?1:0;always@(posedgeclk)beginif(
大力出奇迹、
·
2020-12-02 12:50
数字逻辑
verilog
浮点乘法的硬件实现
用
verilog
实现浮点的乘法总结本实现采用的是面积换时间，一拍出结果。如果为了后端实现，可以多拍出结果。在这个算法的基础上其实可以做些修改达到。核心逻辑本算法已经完成。
harriszh
·
2020-11-28 22:24
verilog
hardware
float
asic
Xilinx-
Verilog
-学习笔记（20）：汉明码编解码与CRC冗余校验
Xilinx-
Verilog
-学习笔记（20）：汉明码编解码与CRC冗余校验一、汉明码编解码1、原理解析汉明码（HammingCode），是在电信领域的一种线性调试码，以发明者理查德·卫斯里·汉明的名字命名
赵小琛在路上
·
2020-11-13 10:19
Xilinx-FPGA
crc
verilog
fpga
嵌入式
数字IC验证学习笔记_1. 验证介绍
数字IC验证学习笔记1.验证介绍1.1验证介绍1.2System
verilog
介绍1.3UVM介绍1.1验证介绍(1).验证概念主要用来证明设计功能正确，并且符合设计功能描述的流程(2).验证平台激励发生器
爱吃山楂的格格wu~
·
2020-11-06 23:10
数字IC验证学习笔记
芯片
systemverilog
verilog
宏功能中dds信号发生器_信号发生器和DA转换
1.1信号发生器信号发生器又称信号源或振荡器，是一种能提供各种频率、波形和输出电平电信号的设备，在测量各种电信系统或电信设备的振幅特性、频率特性、传输特性及其它电参数时，以及测量元器件的特性与参数时，用作测试的信号源或激励源，在生产实践和科技领域中有着广泛的应用。直接数字式频率合成器（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，它把一系列数字量形式的信号通过数/模转换器转换成模拟
weixin_39926943
·
2020-10-29 16:49
Verilog
笔试面试常考易错点整理
1.
Verilog
为什么适合描述硬件设计？
数字IC Job Hunter
·
2020-10-11 10:05
Verilog
HDL Code 简介
VHDL和
Verilog
的区别这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是IEEE的标准。VHDL1987年成为标准，而
Verilog
是1995年才成为标准的。
蔚蓝忍者
·
2020-10-10 17:58
编程语言
编程语言
VARON设计流程及示例
VARONIP用RTL（
Verilog
HDL）编写。这允许用户将VARONIP导入到
Verilog
HDL或VHDL编写的用户设计和环境中。
虹科FPGA
·
2020-10-10 12:38
#
VARON
fpga
提供错误提示跳转功能
转载notepad++调用VIVADO语法检测工具进行
verilog
语法检测https://blog.csdn.net/qq_38151438/article/details/106587974致谢xalwayswill
纽霍
·
2020-10-03 10:29
Verilog
语法之function函数
function[1:0]dataout;inputa;input[1:0]b;integerk;if(a)for(k=0;k<1;k=k+1)begindataout=b[k]^b[k+1];endelsedataout=2'd0;endfunctionassigndout=dataout(en,din);
zl01121100
·
2020-09-17 05:26
FPGA笔记
基于FPGA的图像处理（七）--
Verilog
实现均值滤波
经过一段时间的反思，决定用
Verilog
直接写算法。
libing64
·
2020-09-17 05:26
Image
processing
based
on
FPGA
七夕（祝福篇）
七夕快乐本篇通过
verilog
代码仿真出一颗颗小心心送给大家祝大家七夕节快乐。
微信公众号：FPGA开源工作室
·
2020-09-17 04:15
matlab
wxpython
logback
js
eclipse
function——
Verilog
的函数
function——
Verilog
的函数在程序中经常看到一个function，之前对其不太了解，正好趁着这个例子来看一下
verilog
中的函数功能——function。
ShareWow丶
·
2020-09-17 04:54
#
Verilog
HDL语言及设计
verilog
function
FPGA
FPGA函数
上一页
72
73
74
75
76
77
78
79
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他