E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
systemverilog
VCS简介
它使你能够分析,编译和仿真Verilog,VHDL,混合HDL,
SystemVerilog
,OpenVera和SystemC描述的设计。它还为您提供了一系列仿真和调试功能,以验证您的设计。
XtremeDV
·
2024-09-07 08:14
VCS快速实战指南
vcs 入门
vcs即verilogcompilesimulator支持verilog,
systemVerilog
,openvera,systemC等语言,同时也有代码覆盖率检测等功能。
hemmingway
·
2024-09-07 07:36
Xilinx/FPGA
Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现
2、RTL分析(RTLanalysis)一般来讲,通常的设计输入都是Verilog、VHDL或者
SystemVerilog
等硬件描述语言HDL编写的文件,RTL分析这一步就是将HDL语言转化成逻辑电路图的过程
2401_84185145
·
2024-09-05 23:38
程序员
fpga开发
System Verilog学习笔记(十二)——数组(2)
SystemVerilog
学习笔记(十二)——数组(2)动态数组在编译时不会为其定制尺寸,而是在仿真运行时来确定动态数组一开始为空,需要使用new[]来为其分配空间声明方式intdyn[],d2[];/
颖子爱学习
·
2024-03-04 07:27
System
Verilog学习笔记
学习
笔记
fpga 需要掌握哪些基础知识?
1、数电(必须掌握的基础),然后进阶学模电,2、掌握HDL(verilog或VHDL)一般建议先学verilog,然后可以学
SystemVerilog
和VHDL。
宸极FPGA_IC
·
2024-02-11 01:30
fpga开发
fpga
硬件工程
嵌入式硬件
java
stm32
vscode开发FPGA(0)--windows平台搭建
VScodeDownloadVisualStudioCode-Mac,Linux,Windows二、安装配置插件1.安装Chinese(simplified)中文汉化包2.安装Verilog-HDL/
systemVerilog
zidan1412
·
2024-02-09 19:35
FPGA
vscode
编辑器
数字芯片验证入门
文章目录数字芯片验证入门1.验证那些事2.芯片验证系列——Testpoints分解3.芯片验证系列——验证计划4.关于芯片验证中写testcase的一些想法
SystemVerilog
1.随机化策略——随机变量
凳子花❀
·
2024-02-09 16:06
验证
数字IC设计
Verilog
uvm
system
verilog
数字芯片验证
【芯片设计- RTL 数字逻辑设计入门 11.1 -- 状态机实现 移位运算与乘法 1】
文章目录移位运算与乘法状态机简介
SystemVerilog
中的测试平台VCS波形仿真阻塞赋值和非阻塞赋值有限状态机(FSM)与无限状态机的区别本篇文章接着上篇文章【芯片设计-RTL数字逻辑设计入门11–
CodingCos
·
2024-02-08 16:02
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
systemverilog
宏定义 `define
`define宏的介绍1.1特殊符号`"1.2特殊符号\`\`"1.3特殊符号``2带参数的宏`define2.1带参数宏的使用方法及其存在的问题2.2解决宏定义变量传参的方法总结前言本文主要记录一下
systemverilog
hh199203
·
2024-02-06 09:53
systemverilog
systemverilog
宏定义
参数传递
如何理解派生类的构造函数
一、派生类的构造函数当派生类中没有构造函数时,VCS会自动插入一个构造函数new,并执行其父类中的构造函数super.new();当派生类中有构造函数时,
systemverilog
期
hh199203
·
2024-02-06 09:53
systemverilog
构造函数
new
SystemVerilog
约束随机(二)
文章目录前言一、
SystemVerilog
约束随机1.1集合操作setmembership1.2权重约束weightedconstraints1.3队列约束arrayconstranint1.4条件约束
hh199203
·
2024-02-06 09:21
systemverilog
systemverilog
随机约束
Vivado编译介绍
Vivado合成支持以下的可合成子集:•
SystemVerilog
:IEEE标准
SystemVerilog
统一硬件设计规范,以及验证语言(IEEEStd1800-2012)•Verilog:IEEEVerilog
cckkppll
·
2024-02-03 03:25
fpga开发
【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-Verilog-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-
、通用技能篇*3.1数字电路3.2硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10
SystemVerilog
3.11UVM3.12SVA3
程序员负总裁
·
2024-01-31 10:05
学习
安全
fpga开发
SystemVerilog
中数组内置函数sum()的一个注意点
Systemverilog
内置了数组求和运算方法(sum()),将数组的所有元素累加起来,返回一个最终值。
谷公子的藏经阁
·
2024-01-29 05:04
SystemVerilog
Systemverilog
数组内置函数
芯片设计
芯片验证
UVM
“OVL断言“和“assert 断言“有什么区别和联系
目录区别:1.OVL断言:2.
SystemVerilog
`assert`断言:3.设计目的:4.语法:5.特定功能:联系:1.都属于基于断言的验证:2.都用于仿真验证:3.都可用于捕获设计中的问题:OVL
禅空心已寂
·
2024-01-29 03:58
uvm
IC验证
前端
OVL
assert
$hdl_xmr_force,$value$plusargs
rkvtimertb.apbrstn<=0;#20ns;$hdl_xmr_force("rkvtimertb.apbrstn",“1");//rkvtimertb.apbrstn<=1;endtask在
SystemVerilog
禅空心已寂
·
2024-01-29 03:57
前端
uvm
systemverilog
系统函数
Barrel Shifter RTL Combinational Circuit——桶移位寄存器
SystemVerilog
实现
在本博客中,将围绕许多设计中存在的非常有用的电路(桶形移位器电路)设计电路。将从最简单的方法开始实现固定位宽字的单向旋转桶形移位器,最后设计一个具有可参数化字宽的多功能双向桶形移位器电路。BarrelShifter桶形移位器是一种数字电路,可以将数据字移位指定位数,而不使用任何顺序逻辑,仅使用纯组合逻辑。它有一个控制输入,指定它移动的位数。桶移位器类似于移位寄存器(多位),不同之处在于寄存器的移位
疯狂的泰码君
·
2024-01-27 14:07
SystemVerilog
SystemVerilog
数字电路设计——加法器
组合逻辑为:S=A⊕B,Cout=ABS=A\oplusB,Cout=ABS=A⊕B,Cout=AB真值表和原理图符合为:
SystemVerilog
实现代码:modulehadder(inputlogica
爱寂寞的时光
·
2024-01-26 14:32
电子技术
计算机体系结构
算法
硬件工程
嵌入式硬件
【system verilog】SV Assertion 断言
SystemVerilog
Assertion断言总结SV断言是什么?有什么用?SV断言是什么?SV断言有什么用?SV断言怎么用?
飓风_数字IC验证
·
2024-01-22 12:00
system
verilog
硬件工程
【system verilog】Mailboxes
mailbox中可以放的数据:数据可以是任何有效的
systemVerilog
数据类型,包括类class数据类型。
飓风_数字IC验证
·
2024-01-22 12:30
system
verilog
开发语言
格式化verilog/
systemverilog
代码插件
1.插件sourcecodehttps://github.com/vhda/verilog_
systemverilog
.vim2.安装插件解压后copyverilog_
systemverilog
.vim
weixin_30652897
·
2024-01-21 06:33
开发工具
SystemVerilog
验证测试平台:2.2章节:定宽数组
2.2定宽数组相比于Verilog1995中的一维定宽数组,
Systemverilog
提供了更加多样的数组类型,功能上也大大增强。
一只迷茫的小狗
·
2024-01-21 05:31
Systemverilog
systemverilog
systemverilog
中对文件的操作方法
1.打开文件和关闭文件利用$fopen()函数打开文件,打开一个名为filename的文件,filename里可包含文件路径,同时filename为字符串类型,type也为字符串类型,决定对文件的操作方式,可包括如下的操作类型,默认方式为以“w”或“wb”方式打开。注意"w","wb","w+","w+b","wb+"打开文件将会清空文件原有数据。其中“b”用于区别文本文件和二进制文件。如果一个文
ohuo666
·
2024-01-21 05:31
systemverilog
IEEE
SystemVerilog
Chapter15:Interprocess synchronization and communication
SystemVerilog
还提供了一套强大且易于使用的同步和通信机制,这些机制可以
一只迷茫的小狗
·
2024-01-21 05:31
Systemverilog
systemverilog
systemverilog
_用于
SystemVerilog
和Verilog文件的Eclipse插件
systemverilog
SVEditor团队针对
SystemVerilog
和Verilog文件发布了其基于Eclipse的开发环境插件的0.1.1版。
diluan6799
·
2024-01-21 05:28
java
eclipse
maven
linux
大数据
systemverilog
/verilog文件操作
1、Verilog文件操作Verilog具有系统任务和功能,可以打开文件、将值输出到文件、从文件中读取值并加载到其他变量和关闭文件。1.1、Verilog文件操作1.1.1、打开和关闭文件moduletb;//声明一个变量存储filehandlerintegerfd;initialbegin//以写权限打开一个文件名为"my_file.txt"的新文件,并将文件柄指针存储在变量"fd"中fd=$f
一只迷茫的小狗
·
2024-01-21 05:53
Systemverilog
verilog
systemverilog
UVM的guideline
UVM库是类的集合,它通过提供如何使用
SystemVerilog
中的功能结构,使
SystemVerilog
语言使用起来更为通用顺畅。然而,在许多情况下,UVM提供多种机制来完成相同的工作。
谷公子的藏经阁
·
2024-01-18 04:03
UVM
Mentor
指导手册
systemverilog
芯片
Verilog 和 System Verilog 的区别
当谈到VLSI设计和数字电路建模时,verilog和
systemverilog
是两种常用的硬件描述语言。这些HDL在VLSI设计中用于描述电子电路的行为和结构。
疯狂的泰码君
·
2024-01-13 14:44
FPGA
Verilog
Verilog
systemverilog
-数据类型(logic、数组、队列、结构体、枚举类、字符串)
文章目录logicbit数组数组的定义定宽数组多维数组合并数组常量数组动态数组关联数组数组操作数组缩减方法数组随机选择一个元素数组的定位队列定义和使用结构体结构体的定义非压缩结构体和压缩结构体
zer0hz
·
2024-01-12 00:21
systemverilog
systemverilog
SystemVerilog
学习之路(5)— 结构体、枚举类型和字符串
SystemVerilog
学习之路(5)—结构体、枚举类型和字符串一、前言在
SystemVerilog
中可以和C语言一样使用typedef来创建新的类型,这样通过和结构体的配合便可以自定义我们想要的数据类型了
Willliam_william
·
2024-01-12 00:48
SystemVerilog
golang
c语言
数据结构
数字逻辑与计算机设计实验 FPGA数字钟(Verilog)
数字钟实验分析:实现思路:硬件支持:硬件描述语言代码编写:1顶层模块2时钟分频,(正/倒)计时器模块3输入处理模块in_out.v524小时时钟,计时,秒表模块6闹钟7时间设置实验9FPGA数字钟请使用
SystemVerilog
华仔142
·
2024-01-01 23:52
数字逻辑与计算机设计
fpga开发
SystemVerilog
学习(0)——目录与传送门
一、验证导论
SystemVerilog
学习(1)——验证导论-CSDN博客文章浏览阅读403次。
apple_ttt
·
2024-01-01 13:23
SystemVerilog
fpga
fpga开发
芯片验证
SystemVerilog
SystemVerilog
:always_ff,always_comb,always_latch
文章目录一、简介二、示例一、简介Verilog中只有一个通用的always过程块,
SystemVerilog
中追加了3个具有更明确目的专用always块。
暴风雨中的白杨
·
2024-01-01 05:50
FPGA
fpga开发
UVM中factory机制的本质
factory机制本质是对
SystemVerilog
中new函数的重载,其带来了如下好处:提供新的创建实例的方法:根据类名创建这个类的一个实例。
夕文x
·
2023-12-31 20:31
硬件开发
芯片
fpga开发
verilog
硬件工程
学习
22 UVM Callbacks
请参阅
SystemVerilog
callback-VLSIVerify以更好地理解。UVM中的phasing机制就是回调的一个简单示例。
小邦是名小ICer
·
2023-12-31 01:09
UVM
vlsiverify_uvm
【路科V0】
systemVerilog
基础5——数组声明与数组操作
数组声明非组合型(unpacked)特点:消耗更多的存储空间,但是更易于查找元素对于Verilog,数组经常会被用来做数据存储,例如reg[15:0]RAM[0:4095];//存储数组SV将Verilog这种声明数组的方式称之为非组合型声明,即数组中的成员之间存储数据都是互相独立的。Verilog也不会指定软件去如何存储数组中的成员。wire[7:0]table[3:0];SV保留了非组合型的数
桐桐花
·
2023-12-29 21:10
数字验证
数字验证
systemVerilog
【
SystemVerilog
】 $cast动态强制类型转换
前言会经常用到$cast,但因为一直没理解透彻,每次使用都得现找内容再消化。今天自己重新总结整理一下。强制类型转换我们可以使用强制类型转换操作符(')来改变一个表达式的数据类型。需要进行强制类型转换的表达式必须包含在圆括号内,或者必须包含在串联或复制花括号内,并且它们必须是自决的。int'(2.0*3.0);shortint'{8'hFA,8'hCE};如果将一个正的十进制数作为数据类型,那么这意
小邦是名小ICer
·
2023-12-27 07:26
SV
开发语言
【
SystemVerilog
】SV 数据操作及数制转换(atohex)
记录几个比较常用的数据/字符串操作函数字符串函数:len()functionintlen():str.len()返回字符串的长度,也就是字符串中字符的数目(不包括任何终结字符)。如果str是"",那么str.len()返回0。putc()taskputc(inti,strings)taskputc(inti,bytec)str.putc(i,c)将str中的第i个字符替换成指定的integral值
小邦是名小ICer
·
2023-12-27 07:56
SV
开发语言
在
systemverilog
中使用断言(assert)进行复位检查
复位的验证不应该依赖于某个特定的case,应该贯穿验证的整个阶段。推荐使用断言进行复位检查。考虑以下场景:复位触发后,需要检查端口信号或内部关键信号是否被正确复位。首先用一个sequence检测复位,sequences_gp_rst_n;@(posedgegp_clk)!gp_rst_n##1gp_rst_n;endsequence##1:表示延时一种时钟周期然后使用sequence作为prope
月落乌啼霜满天@3760
·
2023-12-26 19:55
IC验证
fpga开发
在modelsim中查看断言
方法一:单纯的modelsim环境(1)编译verilog代码时按照
systemverilog
进行编译vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件(vlog-sv*.sv*.v)(
一只迷茫的小狗
·
2023-12-23 13:17
verilog
vivado
Systemverilog
fpga开发
vim常用命令及使用技巧
系列文章目录第一章vim常用命令前言vim编辑器是一种强大的代码coding编辑器,比如对Verilog,
systemverilog
,c++等,其中有很多使用技巧以及相关插件,如果能很好的掌握这些,可以极大的提高编程效率
love混世_魔王
·
2023-12-23 07:17
vim
编辑器
linux
fpga开发
开发语言
嵌入式硬件
关于时钟模块完备性验证方法第一章
二、
SystemVerilog
assertion1.利用断言的方式来进行门控的检查2.对上述断言进行解析总结前言随着集成电路的规模越来越大,系统中所需要的时钟系统也越来越复杂,如何保证时钟验证的完备性一直是众多验证工程师追求的目标
love混世_魔王
·
2023-12-23 07:47
fpga开发
单片机
嵌入式硬件
开发语言
前端
UVM:config_db
uvm_component::get_full_name();2.1.获取component索引信息的其他方法3、config_db的使用3.1传递interface3.2传递变量2.3传递object前言在
Systemverilog
飞向星河
·
2023-12-19 16:21
数据库
java
数据结构
硬件工程
SystemVerilog
语言之约束的技巧和技术
约束的技巧和技术常用的随机函数$random()//平均分布,反回32位有符号的随机数$urandom()//平均分布,返回32位无符号随机数$urandom_range()//在指定范围内的平均分布使用$urandom_range函数initialbeginbit[31:0]data[3];data[0]=$urandom_range(0,10);//0~10data[1]=$urandom_r
芯芯之火,可以燎原
·
2023-12-18 05:54
SystemVerilog语言
开发语言
硬件工程
SystemVerilog
基础:并行块fork-join、join_any、join_none(二)
相关阅读
SystemVerilog
基础https://blog.csdn.net/weixin_45791458/category_12517449.html在第一节中,我们讨论了并行块中的fork-join
日晨难再
·
2023-12-17 09:22
SystemVerilog基础
fpga开发
硬件工程
Verilog
数字IC
SystemVerilog
SystemVerilog
基础:并行块fork-join、join_any、join_none(一)
相关阅读
SystemVerilog
基础https://blog.csdn.net/weixin_45791458/category_12517449.html?
日晨难再
·
2023-12-05 21:33
SystemVerilog基础
fpga开发
数字IC
硬件工程
Verilog
SystemVerilog
波形文件(wlf,vcd,fsdb,shm,vpd)的区别
在verilog和
systemverilog
等逻辑仿真的过程中,最关心的就是最后生成的波形是如何,我们才能根据波形去具体分析。
Bug_Killer_Master
·
2023-12-05 16:20
技术百科
fpga开发
[Verilog语法]:===和!==运算符使用注意事项
==运算符使用注意事项参考文献:1,[
SystemVerilog
语法拾遗]===和!==运算符使用注意事项2,3,
向兴
·
2023-12-04 20:31
Verilog语法
SystemC Study
简介SystemC的意义,网上能查到,这里总结一下,SystemC是C++的library,类似UVM是
systemverilog
的library下图是SystemC在整个项目中的角色硬件架构探索,创建算法
Vinson_Yin
·
2023-12-01 16:36
SystemC
systemc
推荐system Verilog相关书籍
SystemVerilog
在多数情况下被用于IC验证,相关书籍其实比较多,这里先提供绿皮书,红宝书,希望对大家有用。
电路_fpga
·
2023-11-29 13:06
书籍推荐
fpga开发
上一页
1
2
3
4
5
6
7
8
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他