Emacs Verilog-mode 核心功能与使用指南

一、基本概念与背景

1、功能定位

• Verilog-mode 是 Emacs 专门为 Verilog/SystemVerilog 开发设计的插件12，支持包括 UVM
  验证框架在内的硬件设计语言特性。其核心功能包括：

• 语法高亮：区分关键字、注释、端口等元素

• 自动缩进与格式化：根据代码层级智能调整缩进

• AUTO 宏系统：自动生成模块端口、信号连接等重复代码

2、开发者背景
由 Michael McNamara 和 Wilson Snyder（SystemVerilog 开源仿真器 Verilator 作者）共同维护，每月持续更新。

二、安装与配置

1、安装方式

• 内置安装：新版 Emacs 已默认集成2
• 手动安装：通过 ELPA 包管理器执行 M-x package-install verilog-mode

2、基础配置

;; 自动关联 .v/.sv 文件
(add-to-list 'auto-mode-alist ‘("\.v\’" . verilog-mode))
(add-to-list 'auto-mode-alist ‘("\.sv\’" . verilog-mode))
;; 启用自动缩进与语法检查
(setq verilog-indent-level 4)
(setq verilog-auto-newline nil) ; 关闭自动换行（可选）这里是引用

三、核心功能详解