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算法
设计模式
shell
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正则表达式
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Linux
#Verilog
verilog
算法加速模块设计流程_如何做一名合格的数字芯片前端设计工程师？
数字芯片前端设计工程师，这个名字好长啊！之所以这么长，是怕别人听了误会，不信你百度一下“前端工程师”？我是Joey，一名小小的数字芯片前端设计工程师，很多时候不敢称呼自己是一个工程师，因为觉得自己离一名合格的工程师还差得很远。生活中经常会遇到如下的对话：问：你是做什么工作的？我：我是做数字芯片前端的。问：这是做什么的？我：这。。。说来话长了。。。那数字芯片前端设计工程师究竟是做什么的呢？我们不妨先
jx song
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2022-05-28 18:12
verilog
算法加速模块设计流程
IC设计数字工程师技能必备
语言类
Verilog
-2001/VHDLSystem
Verilog
/SystemCMakefile/Perl/Python/ShellTcl工具类NCVeril
大吉机器人
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2022-05-28 18:11
friendly
基于
Verilog
实现的移动机器人芯片设计
目录一、选题背景及课程简介3（一）选题背景3（二）课题简介3二、方案比较与选择6自动寻迹行驶模块：6遇障反应系统：8速度测量9蓝牙控制模块10电机驱动模块11舵机电路模块10称重模块10人体红外感应模块10温度湿度测量模块10顶层总控模块10三、数字系统框图11四、接口电路12光电传感器12超声波测距13蓝牙连接模块15测速模块17称重模块19电源管理电路21电机驱动电路22人体红外感应模块20温
biyezuopinvip
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2022-05-28 18:34
fpga开发
单片机
物联网
移动机器人
芯片设计
Verilog
入门与进阶
1从VHDL开始我在刚开始进行FPGA开发时，使用的是VHDL语言，简单学习了一下语法就开始编码了，那时真是无知者无畏，因为之前有开发单片机的经历，就像写c语言一样来写VHDL，不太明白代码什么意思，就那么模仿着别人的代码进行开发，就这样也完成了几个小项目，现在如果看那时的代码真是惨不忍睹。虽然如此，这一时期还是有很多收获，学会编写测试平台，掌握了仿真的方法，这也是开发FPGA的基本功。单位组织参
硬码农二毛哥
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2022-05-25 10:20
Verilog
verilog
FPGA/IC秋招经典100题（含详解）
链接直达☟：《FPGA/IC秋招笔试/面试题总结》《FPGA/IC秋招笔试/面试题总结（续）》1.
Verilog
语言中，下面哪些语句不可被综合（）A.
Crazzy_M
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2022-05-25 07:06
FPGA/IC秋招经典100题
fpga开发
IC
IC设计
（5-0）基于
Verilog
HDL 的卷积神经网络 AI IP 设计
NOTES：如上，我们已经具备了成熟的车牌识别系统的卷积神经网络Model，根据模型指定的不同层数及其具体参数，通过
Verilog
HDL设计一个个的IP，以搭积木的方式，来完成卷积神经网络的硬件加速IP
新芯设计
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2022-05-25 07:52
基于
SoC
的卷积神经网络车牌识别系统设计
CNN
FPGA
AI
TensorFlow
卷积神经网络
数字逻辑---头歌实训作业---加法器设计（
Verilog
）
第1关：全加器的设计—门级原始结构方式如有任何不解或者想要答案代码，可在评论区喊话我哦，希望我的答案对你有帮助，点个关注再走吧，感谢！！！本关卡最终答案：任务描述本关任务：使用门级原始结构方式描述全加器。相关知识全加器全加器FA（FullAdder）是实现两个1位二进制数（x、y）和来自低位进位（Ci或Cin）相加，产生和（s）与进位输出（Ci+1或Cout）的组合逻辑电路。电路原理图如下：逻辑电
小余还是很OK滴
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2022-05-23 21:42
数字逻辑
硬件工程
【FPGA入门】实现简单的UART收发
如果是学习
Verilog
HDL或者FPGA的新手，UART也是一个必不可少的入门例程。 这里本人对UART进行一次简
相相相相相
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2022-05-23 21:55
FPGA入门系列
fpga
verilog
uart
UART接口的FPGA实现（一）——UART接口的相关基础知识
UART系列文章先介绍UART的基础知识，然后自己动手写
Verilog
代码实现这个接口并进行测试，最后介绍Xilinx的AXI-uartliteIP核。
菩提无树亦无数
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2022-05-23 21:24
简单接口开发
fpga
串口通信
uart
verilog
Verilog
数字系统设计——8位数字比较器实现
Verilog
数字系统设计——8位数字比较器一、8位比较器1.1、8位比较器概念如果输入A[7:0]小于等于输入B[7:0]则输出1，否则输出0；1.2、1位比较器实现先比较最高位（第八位）相等——>比较第七位
masterHu_
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2022-05-23 21:53
fpga开发
verilog
ise
verilog
基于RS232的串口通信 数据回环 (一)：模块设计
接口特性可以查看以下这篇文章：https://blog.csdn.net/baijingdong/article/details/20460019首先我们先建立以下模块： 其中po_data[7:0]:将输入的一个串行数据转换为一个并行数据。 po_flag:数据标志信号为高电平时，并行数据可以被使用。pi_data和pi_flag同理。最后我们来例化这三个模块
逃跑的流星
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2022-05-23 21:51
fpga开发
基于FPGA的SPI协议接口的
verilog
设计
1.简介与仿真结论SPI是一种三线同步接口，分别为同步时钟信号、数据输入信号和数据输出信号。另外每个扩展芯片还需要一个片选信号，主器件通过片选信号选通与其通信的从器件。它允许处理器与各种外围设备之间以串行方式(如8位数据同时、同步地被发送和接收)进行通信。系统的功能仿真，MODELSIM。得到如下的结果：SPI-MASTER仿真结果图2.理论分析在SPI接口中，数据的传输需要1个时钟信号线和两条数
fpga&matlab
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2022-05-21 17:02
FPGA
板块10:FPGA接口开发
fpga开发
SPI
【微处理器】基于FPGA的微处理器
verilog
设计
设计介绍：这里就是在控制单元的输入口加入一个使能信号en，当这个en为0的时候，基于控制单元的各个子模块的使能信号为0，而当en为1的时候，其输出使能信号为1。其代码修改部分为：proc_controlunit.VHD中当使能en为0的时候，指令状态在STATE_RESET上，就是系统暂停复位。系统仿真介绍：如仿真所示，当en为1的时候，系统各个模块的使能变高，系统开始工作，当en为低电平的时候，
fpga&matlab
·
2022-05-21 17:58
FPGA
其他
fpga开发
微处理器
利用quartus ii进行IP核的调用
（在这一步可以通过新建
verilog
文件加入自己的设计文件）接着就是IP核调用环节啦点击tools–MegawizardPlug-Inmanager（魔法棒）点击next进入
Morii_
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2022-05-18 19:24
quartus
ii软件使用
经验分享
verilog
语言用加法器实现4位乘法器仿真
一、电路原理1、全加器全加器的真值表和原理图如上所示；其中A、B为输入，Ci-1为来自低位的进位，Ci为向高位的进位，S为输出的结果。2、4位串行进位加法器原理图如上图所示当有多位数相加时，可模仿笔算，用全加器构成串行进位加法器。3、4位乘法器4位的乘法器就是用了3个4位串行进位加法器组成的。二、代码设计1、全加器moduleadd_dataflow1(x,y,z,cin,cout);inputx
jingwang2458
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2022-05-18 19:14
verilog
算法
使用QuartusII（
Verilog
语言）进行四种乘法器的仿真实现
使用QuartusII（
Verilog
语言）进行四种乘法器的仿真实现1、并列乘法器（使用“X”实现）原理图如下：被乘数A=A7A6A5A4A3A2A1A0,乘数B=B7B6B5B4B3BB1B0，所得乘积为十六位数由
沙子也能发光
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2022-05-18 19:40
verilog
基于
Verilog
HDL的异步FIFO设计与实现
基于
Verilog
HDL的异步FIFO设计与实现在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。
weixin_30544657
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2022-05-18 09:03
03 makeflie脚本，
verilog
代码一步完成编译仿真
虚拟机：VMware-14.0.0.24051环 境：ubuntu18.04.1脚 本：makefile应用工具：vcs和verdi文章目录一、脚本内容二、讲解（1）makeall（2）makeelab（3）makerun/rung（4）makeverdi（5）makeclean一、脚本内容LAB_DIR=/home/cyl/target/personal/sync_fifo#LAB_DIR=/h
xlinxdu
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2022-05-18 09:33
Linux&Vi
makefile
vcs
verdi
verilog
linux
数字 06
verilog
_关于异步FIFO
为了应对不同时钟域模块之间的通信，fifo诞生了。fifo就是first-in-first-out，先进先出。通常会使用写指针和读指针来判断fifo是空还是满，为了方便，一般设计会将指针设置为比位宽多1Bit，用最高位的数据来判断是写指针追上了读指针还是读指针追上了写指针。先说一下自己掉的坑：1、reg[width-1:0]mem[depth-1:0]，这里的depth是mem中width位寄存器
影子才是本体
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2022-05-18 09:32
数字
verilog
同步（单时钟）、异步（双时钟）FIFO的
Verilog
HDL实现（含Testbench仿真代码）
目录一、FIFO的定义和应用场景二、FIFO的结构三、FIFO的应用场景3.1单时钟（同步）FIFO3.2双时钟（异步）FIFO四、FIFO的结构五、FIFO常见参数六、实现FIFO的方法6.1IP核的使用——FIFO6.1.1单时钟FIFO实现与测试6.1.2混合宽度异步（双时钟）FIFO实现与测试6.2纯编程实现同步FIFO6.2.1顶层模块6.2.2FIFO控制模块6.2.3双端口RAM模块
Cheeky_man
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2022-05-18 09:02
数字IC
学习总结
数字IC
FPGA
01 【
verilog
实战】同步FIFO的设计与功能验证（附源码）
虚拟机：VMware-14.0.0.24051环 境：ubuntu18.04.1脚 本：makefile（点击查看）应用工具：vcs和verdi文章目录一、学习内容二、基本概念三、Spec（1）Functiondescription（2）Featurelist（3）Blockdiagram（4）Interfacedescription（5）Timing四、RTLdesign五、分析和小结（1）分析
xlinxdu
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2022-05-18 09:02
Verilog实战应用
verilog
fifo
同步fifo
异步FIFO实现（FPGA）
异步FIFO实现（FPGA）最近刷牛客网的
Verilog
的题目。有一道题挺有意思的，就是异步FIFO的实现，有一点自己的想法就想着写一篇blog了。
黄铠杰echo
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2022-05-18 09:00
fpga
fpga开发
经验分享
Verilog
实现异步FIFO
空满标志产生：满标志：“写时钟阈写指针格雷码”与“同步到写时钟阈的读指针格雷码”高两位不同，其余低位相同即为满。其中高两位中已经包含了折返标志位。空标志：“读时钟阈读指针格雷码”与“同步到读时钟阈的写指针格雷码”全等即为空。直接上源码moduleFIFO#(parameterdata_width=16,parameterdata_depth=8,parameteraddr_width=4)(inp
bgskip
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2022-05-18 09:59
一位数字ICer的成长之路
fpga开发
单片机
嵌入式硬件
Verilog
简单功能实现--异步FIFO
基本原理：1.读写指针的工作原理写指针：总是指向下一个将要被写入的单元，复位时，指向第1个单元(编号为0)。读指针：总是指向当前要被读出的数据，复位时，指向第1个单元(编号为0).2.FIFO的“空”/“满”检测FIFO设计的关键：产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志。当读写指针相等时，表明FIFO为空，这种情况发生在复位操作时，或者当读指针读出FIFO中最后一个字后，追
a15022335636
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2022-05-18 09:59
【
Verilog
实战】异步FIFO设计和功能验证（附源码）
脚 本：makefile工 具：vcs和verdi文 章：1.同步FIFO的设计和功能验证（附源码） 2.
Verilog
的亚稳态现象和跨时钟域处理方法 博文的代码附Bug解决方法or自行下载
xlinxdu
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2022-05-18 09:28
Verilog实战应用
verilog
异步FIFO
格雷码计数器
【数电实验6】
Verilog
—按键防抖动设计
【参考博客：
Verilog
实现独立按键消抖（状态机）_ty_xiumud的博客-CSDN博客_
verilog
按键消抖】【参考视频（强推这个up主）：[录播]数字电子技术实验_哔哩哔哩_bilibili】
ココの奇妙な冒険
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2022-05-17 18:06
数电实验
fpga开发
学习
【数电实验5】
Verilog
—可控分频器设计 & ModelSim的使用
【2022.04西南交大数电实验】【本代码及波形已通过老师验收。仅供参考。】【参考博客：【swjtu】数字电路实验4-可控分频器设计_码龄零年_921的博客-CSDN博客_可控分频器设计】【2022.05.06更新：若出现Can'tgeneratetestbenchfiles--selectavalidsimulationtool，则通过菜单栏Assignments—Settings弹出窗口中ED
ココの奇妙な冒険
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2022-05-17 18:35
数电实验
fpga开发
数字电路与
Verilog
设计期末实验
采用for循环定义的2-4二进制译码器1、实验目的例4.18图4.37展示了如何用for循环详细定义一个2-4的译码器电路。循环的作用就是对于k=0,…3重复执行if-else语句4次。如果W≈0及En=1,第一次循环迭代令y=1。类似地，其他3个迭代根据W和En的值确定y1、Y2及，Y3的值。根据需要增加矢量W和Y的大小，并且令k的终值为n-1(即k=n-1)，就可定义一个大型的n到2”的译码器
YforikY9
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2022-05-17 18:05
学习
systemverilog
Verilog
数电实验萤火虫 自己写的不是很好
modulelab_6(clk,rst_n,f0,f1,f2,p,sta);inputwireclk;inputwirerst_n;inputwiref0;inputwiresta;inputwirep;outputwiref1;outputwiref2;lab_6_transmissionU2(.clk(clk),.rst_n(rst_n),.f0(f0),.f1(f1));endmodulem
Haragarden
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2022-05-17 18:32
verilog
（数电实验报告）电子琴设计
Verilog
实验名称电子琴设计—任务11.设计思路预置分频比音名分频系数(3Mhz)中音高音11146857362102155111391024552485914289576533827668183409760733037理论频率对照表音名频率(Hz)中音高音1261.63523.252293.66587.333329.63659.264349.23698.465392.00784.006440.00880.
survivorno_1
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2022-05-17 18:01
单片机
嵌入式硬件
verilog
数电实验
Verilog
-取反加一
很久之前，数电实验课要求使用
Verilog
编程并在nexys4的板子上实现相应的功能。现在把实验课用过的代码放到上面。
Chalatu6
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2022-05-17 18:27
数电实验
verilog
【数电实验7】
Verilog
—外星萤火虫
【2022.05西南交大数电实验】【本代码及波形已通过老师验收。仅供参考。】【参考博客：[数电实验]外星萤火虫设计_难凉oh的博客-CSDN博客】【建议：有些口语化的注释看完删掉比较好哈，怕老师查验的时候看起来太明显咯】最后一次数电实验啦！！完结撒花~~祝大家实验考试顺利！！目录1Quartus代码编写2test代码3ModelSim仿真4实验记录、实物接线与实验现象1Quartus代码编写本代码
ココの奇妙な冒険
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2022-05-17 18:57
数电实验
fpga开发
硬件工程
电子密码锁的设计(
Verilog
HDL实现)
电子密码锁的设计任务书一、社会调研与资料查阅二、需求分析三、系统设计方案四、阶段进度计划与成本考虑五、系统实现六、展望七源码获取的两种方式下载链接：源码点我任务书实验报告如下：一、社会调研与资料查阅调研对象：锁具市场和各大小区的门禁系统。工作过程与方法：经过在各种锁具市场的走访，发现国内大部分人使用的还是机械锁。而且，当下的假冒伪劣产品泛滥成灾，互开率非常高，互开率，是指各种锁具的一个技术质量标准
别团等shy哥发育
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2022-05-17 07:19
数字逻辑
verilog
数字逻辑
EDA
密码锁
编程语言
【GPS信号跟踪捕获】基于FPGA的GPS系统跟踪捕获算法的
Verilog
实现
1.软件版本2.本算法理论知识本课题的主要使用
verilog
实现GPS信号的捕获和跟踪过程。
fpga&matlab
·
2022-05-16 07:31
★FPGA项目经验
FPGA
板块1:通信与信号处理
fpga开发
gps捕获
GPS跟踪
【人脸定位】基于FPGA的肤色检测人脸定位的
verilog
实现
1.软件版本MATLAB2013b，quartusii12.12.本算法理论知识和MATLAB仿真第一，然后我们通过matlab测试后发现：上面左边是HSV，右边是Ycrcb。可知，Ycrcb效果远优于HSV，且HSv和Ycrcb的有效区域是重叠的，因此可以只选择一种判决方案，所以这里采用Ycrcb+RGB这种判决方式。第二，我们的FPGA实现的算法流程如下所示：1.读取图片。RGB三通道模式，非
fpga&matlab
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2022-05-07 07:37
★FPGA项目经验
FPGA
fpga开发
matlab
开发语言
FPGA人脸定位
Vivado simulation使用简介
基本操作VivadoSimulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持VHDL、
Verilog
、System
Verilog
和混合语言仿真。
541板哥
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2022-05-05 07:23
Vivado
verilog
vscode完成
verilog
编辑仿真环境配置（带完整源码包）
示例代码包下载vscode配置
verilog
开发环境示例代码包，可编译运行，观察波形-嵌入式文档类资源-CSDN下载具体操作按图索骥~~~~~1.安装i
verilog
编译器官网链接Icarus
Verilog
forWindows
海里的鱼2022
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2022-04-29 13:15
verilog
FPGA设计开发
基于FPGA实现经过Matalb验证的CORDIC算法——旋转模式（给定旋转角计算旋转后的坐标）和向量模式
文章目录旋转模式CORDIC算法原理CORDIC算法最终公式Matlab实现CORDIC算法（旋转模式）FPGA实现CORDIC旋转模式的
verilog
代码RTL图向量模式前言FPGA能容易地实现加减运算
Fighting_XH
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2022-04-28 10:08
FPGA图像处理
图像处理算法
fpga开发
matlab
【FPGA人员检测】基于FPGA的人员检测，
verilog
编程实现，含硬件测试
1.软件版本ISE14.72.本算法理论知识整个系统的构架如下所示：其中摄像头和FPGA芯片开发板我这边提供，显示器使用自己的台式机（将台式机连接到主机的插口接到开发板即可）。其中关于硬件驱动部分，可参考提供给你的对应的datasheet(摄像头，DDR3,VGA等)。下面对该系统的检测算法实现进行介绍。第一、滤波模块OV5640摄像头模块，我们采购的是一款自动聚焦的摄像头电路，因此采集得到的图像
fpga&matlab
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2022-04-21 11:56
★FPGA项目经验
FPGA
板块2:图像-特征提取处理
FPGA
人员跟踪
人员检测
你真的会用`timescale吗？
`timescale是
Verilog
语法中的一条预编译指令，通常用来指定仿真中时间的单位与精度。
孤独的单刀
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2022-04-21 11:56
【1】Verilog语法
fpga开发
Verilog
timescale
Moore型状态机和Mealy型状态机的区别以及各自
Verilog
的实现细节：为什么Moore型状态机需要多一个状态？怎么选择用哪一种状态机？
Moore型状态机和Mealy型状态机的区别（1）Moore型状态机：输出信号只取决于当前状态。（2）Mealy型状态机：输出信号不仅取决于当前状态，还取决于输入信号的值。它们的区别就在于输出信号是否与输入信号有关，造成的结果是：实现相同功能时，Moore型状态机需要比Mealy型状态机多一个状态，且Moore型状态机的输出比Mealy型延后一个时钟周期。这里举一个HDLBits上的例子：这两道题
weixin_43701504
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2022-04-20 13:15
数字IC/FPGA设计
fpga
fpga开发
有限状态机
1024程序员节
verilog
中一文搞懂有限状态机（FSM)Mealy和Moore状态机（及一段式，二段式，三段式）
三段式1.什么是有限状态机2.Mealy状态机2.MooreFSM3.Mealy和Moore的区别4.Encoding风格设计原则5.一段式状态机6.二段式状态机控制currentstate写法控制state写法控制currentstate和output7.三段式状态机总结Extra1.什么是有限状态机如果一个系统在有限数字的内部状态下转换，就可以用有限状态机来描述这个系统。网上比较经典的例子就是
Lambor_Ma
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2022-04-20 13:44
verilog
数字
verilog
触发器
vhdl
状态机
fsm
FSM有限状态机（三段式）-
Verilog
实现
一.状态机理论基础状态机基本概念：状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。以上是标准解释，其实状态机就是为了解决比如IIC协议这种状态多的模块，状态多意味着直接用使能来一一判断各功能触发与否会很复杂，那么此时用状态机就可以巧妙的将所有可能的状态“串”起来，简单根据实时情况实现功能的跳变；所有逻辑顺序和时序规律
weixin_42455055
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2022-04-20 13:44
设计
fsm
状态机
verilog
HDLbits刷题中文完整版，按照刷题网站顺序每日更新一道
目录1GettingStarted（开始）1.1GettingStarted（开始）1.2OutputZero（输出零点）2
Verilog
Language（开始）2.1Basics2.1.1Simplewire
☆柒⑦☆
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2022-04-14 06:00
笔记
开发语言
每周更新 |
Verilog
测试用例及波形展示图功能上线
Hi，亲爱的技术伙伴，经过产研团队的努力，本周ShowMeBug有以下4个功能上线啦～芯片语言
Verilog
支持测试用例芯片语言
Verilog
支持测试用例，自动评分同步上线～同时，
Verilog
运行支持波形图的展示
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2022-04-02 11:06
程序员
Verilog
基础知识(二) Testbench编写
编写Testbench的目的是把RTL代码在Modsim中进行仿真验证，通过查看仿真波形和打印信息验证代码逻辑是否正确。下面以3-8译码器说明Testbench代码结构。Testbench代码的本质是通过模拟输入信号的变化来观察输出信号是否符合设计要求！因此，Testbench的核心在于如何模拟输入信号，并把模拟的输入信号输入到功能模块中产生输出信号，如上图所示。解决方案为：通过随机数产生输入信号
Triumph++
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2022-04-01 11:32
FPGA
Testbench编写
fpga开发
嵌入式硬件
Verilog
学习笔记(一) 基础语法与注意事项
基础知识0.1模块(Module)
Verilog
中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。
Triumph++
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2022-04-01 11:01
FPGA
fpga开发
FPGA学习笔记2.1——用
Verilog
实现74LS148的功能定义并测试
设计思路：0－7编码输入端(低电平有效)EI选通输入端(低电平有效)A0、A1、A2三位二进制编码输出信号即编码输出端(低电平有效)GS片优先编码输出端即宽展端(低电平有效)EO选通输出端，即使能输出端74LS148真值表：输入输出EI01234567A2A1A0GSEO1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX01
渣渣ye
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2022-03-31 07:06
FPGA学习指南
单片机
fpga开发
硬件工程
FPGA |
Verilog
学习的各大修炼圣地（推荐篇）
HDLBits：笔者最近在学习
Verilog
的时候遇到诸多不便，但是前不久找到了一个十分适合线上学习的网站，首先向大家推荐一个学习
Verilog
的好去处：HDLBits。
渣渣ye
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2022-03-31 07:06
FPGA学习指南
嵌入式硬件
单片机
Verilog
语法学习（1）
过程语句（initial、always）在一个模块（module）中initial语句常用于仿真中的初始化，always可用于仿真和可综合电路initial过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。使用initial和always语句的次数是不受限制的。modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1
渣渣ye
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2022-03-30 07:21
算法
fpga开发
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