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#Verilog
同步FIFO存储器
verilog
实现
同步FIFO存储器
verilog
实现目录：PART1原理PART2代码框架及思路PART3代码实现PART4仿真PART1:原理FIFO表示先入先出（FIRSTINFIRSTOUT），它是一种存储器结构
数字小白
·
2022-07-29 18:29
verilog
fpga
Verilog
实现FIFO
Verilog
实现FIFO2019-11-30fifo
verilog
1.FIFO简介FIFO是一种先进先出数据缓存器，它与普通存储器的区别是没有外部读写地址线，使用起来非常简单，缺点是只能顺序读写，而不能随机读写
qq_28541715
·
2022-07-29 18:28
【
Verilog
】同步FIFO原理及
verilog
实现（参数化）
旨在学习理解，项目中还是用成熟IP靠谱~目录一、FIFO原理二、同步FIFO设计2.1位宽和深度2.2空、满标志2.3FIFO计数2.4ram模型2.5读/写操作三、
verilog
代码四、仿真验证后记一
子墨祭
·
2022-07-29 17:25
Verilog
fpga开发
verilog
数字IC
Verilog
实现异步FIFO（重难点）
FIFO总概图来自文章SimulationandSynthesisTechniquesforAsynchronousFIFODesign一个异步FIFO一共由五个基本模块组成，分别是①RAM存储器模块②FIFO写地址以及写满判断模块（写控制端口）③FIFO写时钟同步到读时钟模块④FIFO读地址以及读空判断模块（读控制端口）⑤FIFO读时钟同步到写时钟模块下面是FIFO顶层模块概图：Wdata：写入
GGGLF
·
2022-07-29 17:23
fpga开发
verilog
实现同步FIFO
verilog
实现同步FIFO：同步FIFO是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO设计可以说是逻辑设计人员必须掌握的常识性设计。
FPGA从业者
·
2022-07-29 17:22
FPGA/IC笔试题
fpga开发
硬件工程
开发语言
Verilog
中的FIFO设计-同步FIFO篇
目录0写在前面1什么是FIFO2重要参数3FIFO设计的重要原则4同步FIFO设计0写在前面FIFO可根据读写时钟是否为同一时钟域可分为同步FIFO和异步FIFO，本文主要介绍同步FIFO，异步FIFO将在下篇介绍1什么是FIFOFIFO全称FirstInFirstOut，即先进先出。FIFO主要用于以为下几个方面：跨时钟域数据传输将数据发送到芯片外之前进行缓冲，如发送到DRAM或SRAM存储数据
行走的BUG永动机
·
2022-07-29 17:22
fpga开发
FPGA刷题——存储器（RAM和FIFO的
Verilog
实现）
牛客网存储器部分的题目有RAM的实现，我把FIFO的实现也放在一起：目录单端口RAM实现双口RAM的实现同步FIFO实现异步FIFO实现读写地址发生器格雷码的产生与打拍空满信号发生器单端口RAM实现由题目中给的条件可以知道，输入端主要有数据，地址以及写使能三个信号，对于单端口RAM，只有一端有地址和使能信号，那么使能拉高时输入数据有效并且寄存，然后地址从0-127变化，存储输入数据，输出数据时需要
居安士
·
2022-07-29 17:52
fpga开发
Verilog
hdl与VHDL混用详解
Verilog
hdl与VHDL混用详解1.概述由于在FPGA开发过程中，多人合作时可能遇到有人使用
verilog
hdl，有人遇到VHDL的情况，这就涉及到了
verilog
hdl与VHDL的相互调用。
风中月隐
·
2022-07-29 07:39
FPGA
vhdl调用verilog
verilog调用vhdl
fpga
【FPGA教程案例36】通信案例6——基于vivado核的FFT傅里叶变换开发以及
verilog
输入时序配置详解,通过matlab进行辅助验证
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------目录1.软件版本2.FFT概述3.FFT核配置过程详解
fpga和matlab
·
2022-07-26 08:34
★教程2:fpga入门100例
fpga开发
FFT核配置
FPGA教程
verilog
9.19
verilog
学习
9.19
verilog
100题学习8.FPGA和CPLD的区别？9：锁存器（latch）和触发器（flip-flop）区别？10：FPGA芯片内有哪两种存储器资源？11：什么是时钟抖动？
季磊
·
2022-07-25 14:50
断情绝性
fpga学习目录
Verilog
功能模块——AXI4-Lite协议主机-单次写-使用FIFO
一.模块功能与应用场景模块功能：AXI4-Lite协议主机，从FWFTFIFO（首字直通FIFO）中读取地址和数据，实现将数据写入到设定的地址中的操作。二.模块框图与使用说明2.1模块框图2.2参数与接口信号参数列表：参数名说明ADDR_WIDTH地址宽度，可设置为任意正数DATA_WIDTH数据宽度，可选32/64RD_CHECK_EN读检查使能，1打开使能，0关闭使能接口列表：接口名说明m_a
徐晓康的博客
·
2022-07-25 11:51
Verilog
fpga开发
Verilog
功能模块
AXI4-Lite
FIFO
【数字IC】深入浅出理解AXI-Lite协议
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍深入浅出理解AXI-lite协议一、写在前面二
myhhhhhhhh
·
2022-07-25 11:17
#
AXI协议
fpga开发
verilog
fpga
芯片
硬件架构
【数字IC】深入浅出理解AXI协议
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍深入浅出理解AXI协议一、写在前面二、深入浅出理解
myhhhhhhhh
·
2022-07-22 12:50
#
AXI协议
fpga开发
verilog
fpga
芯片
架构
Verilog
代码实现，仿真结果）
各类显示屏的显示原理大部分是利用人眼的视觉暂留效应。比如之前的数码管显示就是设计每个周期内各个小段按顺序显示，来达到显示一个数字的效果。VGA同理，显示屏在显示时是一个像素一个像素地显示，在人眼看来所有像素是同时显示的，便构成了一幅图片。①显示器的分辨率越高（如4k屏：3840*2160），显示的
little_breeze
·
2022-07-20 17:00
AMBA 2 AHB、AMBA 3 AHB（AHB_Lite）和AMBA 5 AHB协议比较
官方手册：AMBA系列官方协议规范文档，点击下载更详细的内容建议阅读官方协议规范路 线：【
verilog
实战】同步FIFO的设计与功能验证（附源码）【
Verilog
实战】异步FIFO设计和功能验证（附源码
xlinxdu
·
2022-07-20 14:49
读书笔记
AMBA协议
AHB2
AHB_Lite
AHB5
【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍解读AXI协议的额外信号AdditionalSignaling
myhhhhhhhh
·
2022-07-20 13:17
#
AXI协议
fpga开发
verilog
芯片
fpga
硬件架构
【数字IC手撕代码】
Verilog
无毛刺时钟切换电路|题目|原理|设计|仿真
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍
Verilog
无毛刺时钟切换电路一、前言二、
myhhhhhhhh
·
2022-07-20 13:17
数字IC手撕代码
fpga开发
verilog
硬件架构
fpga
数字IC设计
【AXI】解读AXI协议的低功耗设计
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍解读AXI协议的低功耗设计接口一、写在前面二
myhhhhhhhh
·
2022-07-20 13:40
#
AXI协议
fpga开发
verilog
fpga
芯片
硬件架构
基于FPGA：肤色识别算法实现（OV5640摄像头+Cyclone芯片）含工程源码
目录前言：一、进入正文：二、
Verilog
代码实现：前言：肤色识别算法的
Verilog
代码基于FPGA的彩色图片转灰度实现的。本文参考硅农图像处理教学文章。
千歌叹尽执夏
·
2022-07-20 07:31
FPGA
FPGA
图像处理
肤色识别
人脸识别
Verilog
/数电 知识点随记（1）
一、
verilog
语法1、计数器（课本上的版本）本来一直使用case版本，最近翻书看到的下面版本。
xidian_hxc
·
2022-07-19 20:56
verilog
verilog
FPGA知识点随记
1.
verilog
中符号变量的定义reg[31:0]speed;//无符号的32位数：0~65536regsigned[31:0]speed;//有符号的32位变量首位若是1则代表负数，0则为正数。
YiFiOne
·
2022-07-19 19:52
FPGA
Verilog
嵌入式
FPGA八股文（2）——笔试的FPGA问题汇总（持续更新）
锁存器(Latch)和寄存器(Flip-Flop)概念和区别`timescale阻塞赋值&非阻塞赋值流水线函数&任务不可综合
verilog
语句一些小计算总结如何防止亚稳态？
居安士
·
2022-07-18 11:22
fpga开发
FPGA刷题P4：使用8-3优先编码器实现16-4优先编码器、 使用3-8译码器实现全减器、 实现3-8译码器、使用3-8译码器实现逻辑函数、数据选择器实现逻辑电路
P1~3大家可以进去我主页自行寻找就不放链接了，下面继续分享牛客网
Verilog
题目解析目录使用8-3优先编码器实现16-4优先编码器使用3-8译码器实现全减器实现3-8译码器使用3-8译码器实现逻辑函数数据选择器实现逻辑电路使用
居安士
·
2022-07-18 11:21
fpga开发
SPI接口的FPGA实现（三）——
Verilog
代码实现SPI接口
上一篇文章我们介绍了DAC81416的配置过程，这一篇我们就用
Verilog
代码具体实现这个过程，这一篇的代码具有普遍性，以后所有DA/AD的配置代码都可以在本文所展示的代码上进行修改获得。
菩提无树亦无数
·
2022-07-18 11:46
简单接口开发
fpga
spi
verilog
串口通信
SPI通信原理+
Verilog
实现及仿真(完整代码)
SPi通信：（SerialPeripheralInterface，串行外围设备接口），是一种同步串行接口技术，该总线属于全双工、同步类型总线。主要通过四根信号线来进行控制及数据传输。下图为SPI通信的结构图：SCLK：串行时钟线，由Master传输至Slave，控制数据通信的速率和何时开始；MOSI（Masteroutputslaveinput）:Master给Slave传输数据；MISO（Mas
QQ_778132974
·
2022-07-18 11:43
D1：verilog设计
fpga开发
单片机
嵌入式硬件
SPI
verilog
【FPGA教程案例27】通过
Verilog
实现双口RAM乒乓结构
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------1.软件版本vivado2019.22.本算法理论知识乒乓处理操作的原理如下所示：乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为
fpga和matlab
·
2022-07-17 10:25
★教程2:fpga入门100例
FPGA
FPGA教程
verilog
双口RAM
乒乓结构
【FPGA教程案例26】在FPGA中通过
verilog
来实现小数的基础运算
----------------------------------------------1.软件版本vivado2019.22.本算法理论知识在FPGA中，数据都是以二进制形式存在的，那么如何通过
verilog
fpga和matlab
·
2022-07-17 10:25
★教程2:fpga入门100例
fpga开发
FPGA教程
verilog
小数运算
【FPGA混沌】基于FPGA的混沌系统
verilog
实现
1.软件版本Quartusii12.12.本算法fpga实现过程这里，我们主要使用的公式为：首先，我们使用MATLAB进行仿真，得到如下结果：然后，我们使用FPGA进行实现此时，式中A=10，B=28，C=8/3为典型参数。为便于用FPGA实现连续混沌系统，可以采用Euler算法对式进行离散化处理，得到如下离散化方程：当△T足够小，例如取△T=0.001S，上面两个系统具有相同的动态特性，此时（2
fpga和matlab
·
2022-07-16 20:29
MATLAB
FPGA
板块21:混沌
fpga开发
matlab
开发语言
lorenz
混沌系统
【Lorenz混沌】基于FPGA的Lorenz混沌系统
verilog
实现
1.软件版本matlab2021a，quartusii2.本算法理论知识Lorenz在1963年洛伦兹在研究大气对流现象时，发现了第一个结构简单的三维自治混沌系统，这就是著名的“蝴蝶效应”模型，其数学模型为：当r≤1时，对所有的x，y，z都成立，等式仅在r1时，系统开始出现不稳定性，当r增加至rc时，有一个亚临界的Hopf分岔。当r>rc时，在吸引子附近相邻的轨道平均来说是以指数分离的，所以两条开
fpga和matlab
·
2022-07-16 20:29
FPGA
板块21:混沌
Lorenz
混沌
m基于Lorenz混沌自同步的混沌数字保密通信系统的FPGA实现,
verilog
编程实现,带MATLAB混沌程序
目录1.算法描述2.部分程序3.部分仿真图预览4.源码获取方式1.算法描述本系统的基本结构框图如下所示：系统顶层文件——加密调制模块————加密子模块，lorenz混沌序列产生模块，组帧模块，并串模块。——解密解调模块————解密子模块，Lorenz混沌序列产生模块，搜帧模块，串并模块。其顶层的文件的管脚为：1i_clk系统时钟，就是接到硬件板子上的晶振位置。2i_rst系统复位，随便接到板子上的
我爱C编程
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2022-07-16 20:25
Matlab通信和信号
fpga开发
Lorenz
混沌自同步
混沌数字保密通信
【
Verilog
语法1】加载存储器$readmemh和$readmemb函数的使用
$readmemh和$readmemb函数的使用
Verilog
提供了很多可以对文件进行操作的系统任务。
逍遥xiaoy
·
2022-07-16 10:05
Verilog
fpga开发
嵌入式硬件
Verilog
系统函数和任务
Verilog
HDL语言中共有以下一些系统函数和任务：$bitstoreal,$rtoi,$display,$setup,$finish,$skew,$hold,$setuphold,$itor,$strobe
大fu啊
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2022-07-16 10:32
fpga开发
verilog
数字信号处理---实践1-混频器
目录1.实现功能2.matlab代码3.quartus代码1）用NCOIP核生成本振信号2）混频后的信号处理3）代码分析4.激励信号仿真1)从.txt文件中打开din输入信号：2)将nco产生的本振信号及混频后的信号输出到.txt文件中：3)文件读取代码分析5.有NCOIP核的modelsim仿真操作及结果1）仿真出现错误现象2）正确操作3）仿真结果1.实现功能2.matlab代码1）生成sin输
weixin_530406653
·
2022-07-16 10:32
数字信号处理
quartus
verilog
Verilog
系统函数$readmemb和$readmemh
一、$readmemb和$readmemh《
Verilog
数字系统设计教程》夏宇闻著p448语法：$readmemb(“File”,MemoryName[,StartAddr[,FinishAddr]]
TMC~McGrady
·
2022-07-16 10:02
Verilog
IC验证
IC验证
Verilog
HDL中 $readmemb 和 $readmemh 的使用方法
在
Verilog
HDL程序中有两个系统任务$readmemb和$readmemh，并用来从文件中读取数据到存储器中。
攻城狮Bell
·
2022-07-16 10:02
readmemb
readmemh
Verilog
Verilog
数字系统设计——任务和函数二（系统任务readmemb或readmemh）
Verilog
数字系统设计十任务和函数实验2文章目录
Verilog
数字系统设计十前言一、
Verilog
系统任务二、编程1.要求：2.设计思路：3.ROM实现：4.RAM实现：总结前言随着人工智能的不断发展
dlhto
·
2022-07-16 10:31
Verilog
fpga开发
硬件工程
嵌入式硬件
mcu
单片机
verilog
仿真系统任务$fopen/$fdisplay/$readmemh 应用
读任务在
verilog
语言中有两个系统任务$readmemb,$readmemh可以用来从文件中读取数据到存储器中。
zzyaoguai
·
2022-07-16 10:31
FPGA
仿真
verilog
用于读取和写入文本文件
Verilog
代码
系统函数＄fopen用于打开一个文件，并还回一个整数指针．然后，＄fdisplay就可以使用这个文件指针在文件中写入信息，写完后，则可以使用＄fclose系统关闭这个文件例如：integerwrite_out_file;／／定义一个文件指针integerwrite_out_file=$fopen("write_out_file.txt");$fdisplay(write_out_file,"@%h
weixin_30493321
·
2022-07-16 10:00
Verilog
的$readmemb和$readmemh简介和使用
$readmemx的格式：这两个系统任务用来从文件中读取数据到存储器中。可以在仿真的任何时刻被执行使用，使用格式共六种：$readmemb("",)$readmemb("",,）$readmemb("",,,)$readmemh("",)$readmemh("",,）$readmemh("",,,)在这两个系统任务中，被读取的数据文件的内容只能包含：空白位置（空格、换行、制表格、注释行、二进制或十
panhongfeng111
·
2022-07-16 10:00
FPGA学习
Verilog
HDL语法-常用系统任务
Verilog
HDL语法-常用系统任务\$display和\$write\$monitor\$monitoron和\$monitoroff\$time和\$realtime\$time\$realtime
jaw_jin
·
2022-07-16 10:00
Verilog
HDL
verilog
Verilog
的系统任务----$readmemh和$readmemb
概述这两个系统任务是用来从指定文件中读取数据到寄存器数组或者RAM、ROM中。除了可以在仿真的任何时刻被执行使用外，根据综合工具的不同，也可以用来对RAM或者ROM进行初始化（Vivado支持）。使用格式共6种：$readmemb("",)$readmemb("",,）$readmemb("",,,)$readmemh("",)$readmemh("",,）$readmemh("",,,)$rea
孤独的单刀
·
2022-07-16 10:58
【1】Verilog语法
fpga开发
Verilog
Verilog语法
嵌入式
【音乐合成】基于FPGA的音乐合成系统
verilog
实现
1.软件版本matlab2013b，quartusii12.12.系统FPGA实现2.1频率选择音乐的合成主要有几种频率，这里设置如下几组频率，在实际情况下，可以进行扩充。Fc=261.63;%CFd=293.66;%DFe=329.63;%EFf=349.23;%FFg=392;%GFa=440;%AFb=493.88;%B在FPGA中，取整数，进行四舍五入的选择。modulesin_tops(
fpga和matlab
·
2022-07-14 17:19
MATLAB
FPGA
板块16:语音信号处理
fpga开发
verilog
音乐合成
如何零基础入门FPGA？这篇文章让你吃透！
01FPGA学习重点1.看代码，建模型只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写
Verilog
和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异
张巧龙
·
2022-07-12 07:55
编程语言
python
人工智能
java
大数据
【深入浅出玩转FPGA学习1-------基础普及】
FPGA强化学习-------基础普及初始FPGAFPGA与ASICFPGA与CPLDAltera与Xilinx
Verilog
与VHDLFPGA的基本结构应用领域开发流程初始FPGA20世纪60年代中期
周猿猿
·
2022-07-11 18:50
深入浅出玩转FPGA
fpga开发
学习
《牛客刷
verilog
》Part III
Verilog
企业真题
前言之前刷过HDLbits上面的题目，点击链接可以查看详细笔记：
verilog
练习：hdlbits网站系列完结！
杰之行
·
2022-07-08 16:24
verilog
fpga开发
《牛客刷
verilog
》Part I
Verilog
快速入门
前言之前刷过HDLbits上面的题目，点击链接可以查看详细笔记：
verilog
练习：hdlbits网站系列完结！
杰之行
·
2022-07-08 16:23
verilog
fpga开发
燧原科技2022年秋招硬件笔试
如果大家觉得自己基础知识薄弱，可以去《牛客刷题》和《HDLbits》进行巩固练习；如果有不懂的题目还可以参考文章《牛客刷
verilog
》PartI
Verilog
快速入门和
verilog
练习：hdlbits
杰之行
·
2022-07-08 16:53
ic秋招记录·
科技
fpga开发
verilog
练习：hdlbits网站系列完结！
前言之前的文章《如何学习
verilog
，如何快速入门？》中提到了
verilog
学习，推荐了一个可以练习的网站：hdlbits网站，今天终于完结了。题目很基本，值得训练！
杰之行
·
2022-07-08 16:23
verilog
verilog
燧原科技2021年AI芯片研发工程师笔试
如果大家觉得自己基础知识薄弱，可以去《牛客刷题》和《HDLbits》进行巩固练习；如果有不懂的题目还可以参考文章《牛客刷
verilog
》PartI
Verilog
快速入门和
verilog
练习：hdlbits
杰之行
·
2022-07-08 16:23
ic秋招记录·
科技
人工智能
fpga开发
System
Verilog
基于覆盖率驱动验证技术（CDV）和生成-查看覆盖率报告
作者：小白蒋所有的努力都是为了做个小白，单纯且快乐~本文内容基于覆盖率驱动的验证技术（CDV）：代码覆盖率：断言覆盖率定义功能覆盖率模型covergroup解释功能覆盖率的采样事件定义覆盖点：bins定义覆盖点：条件覆盖定义覆盖点：状态跳转覆盖定义覆盖点：交叉覆盖生成覆盖率报告和查看覆盖率报告：基于覆盖率驱动的验证技术（CDV）：覆盖率是对RTL设计功能进行验证后达到的覆盖百分比（1）检查过程需满
小白蒋博客
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2022-07-08 07:47
芯片验证
芯片验证
cdv
systemverilog
覆盖率报告
生成覆盖率
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