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#Verilog
Synopsys VCS 学习笔记
SynopsysVCS工具学习（更新中）参考资料：VCSUserGuide2019RTLSimulationusingVCS,ECE5745TutorialSimulating
Verilog
RTLusingSynopsysVCS
_筱竹_
·
2022-11-12 04:29
工具使用
vcs
VCS User Guide学习笔记【使用精简版】
VCS_UG学习笔记除了说明性质的内容，关于命令和仿真，均是默认
Verilog
语言，暂不考虑System
Verilog
相关的内容。
_筱竹_
·
2022-11-12 04:29
工具使用
Verilog
HDL中有3类常量
整型整数的书写格式为：’位宽为对应二进制数的宽度，数字是基于进制的数字序列。常用的进制有：二进制（b或B）；十进制整数（d或D）；十六进制整数（h或H）；八进制整数（o或O）；例：8’b11000101//位宽为8位的二进制数110001013’o6//位宽为3位的八进制数68’ha3//位宽为8位的十六进制数a34’D3//4位十进制数3108//代表十进制数108//十进制的数可以缺省位宽和进
胖头小奶虎
·
2022-11-09 03:19
数字电路
开发语言
fpga开发
Verilog
HDL中的数据类型
Verilog
HDL有两大类数据类型：线网类型和寄存器类型线网类型（netstype）表示
Verilog
结构化元件间的物理连线。它的值由驱动元件的值决定，例如连续赋值或门的输出。
胖头小奶虎
·
2022-11-09 03:19
数字电路
fpga开发
开发语言
Verilog
HDL语言要素
Verilog
HDL语言要素
Verilog
HDL的基本要素，包括标识符、空白符、注释、数值和字符串、数据类型及运算符等。
胖头小奶虎
·
2022-11-09 03:18
数字电路
fpga开发
开发语言
verilog
之组合逻辑电路（附代码）
1.编码器和译码器刚开始听
verilog
的时候，估计都听过3-8译码器，但是听过编码器吗？编码器和译码器可以将不同
杰之行
·
2022-11-09 03:51
verilog
组合逻辑电路
verilog
逻辑功能的几种基本描述方法
将
Verilog
预定义的基元实
胖头小奶虎
·
2022-11-09 03:09
数字电路
开发语言
fpga开发
【前端验证】被动响应型uvm_model环境搭建——以握手型ram_model为例
因为我是从vmm入门的，而vmm方法学是更加接近于朴素的system
verilog
验证思路，因此环境搭建比较散当然也比较灵活。
moon9999
·
2022-11-07 10:42
芯片前端验证
芯片
verilog
UVM
神经网络压缩的方式与实验
写下本文的时间是2020年4月份，三年级寒假刚开始，我便为了完成这项工作开始从头学起MachineLearning的理论基础，并且在了解过一些开源的
Verilog
-CNN的项目之后，一直存在着一些疑惑，
南工小王子
·
2022-11-06 14:27
EE攻城狮
FPGA硬件工程师
Verilog
面试题（三）
个人主页：嵌入式基地系列专栏：FPGA
Verilog
习题专栏网上关于嵌入式的面试练习网站很少，这里给大家推荐一款
Verilog
在线刷题神器，从基础到大厂面试题点击跳转刷题网站进行注册学习微信公众号：嵌入式基地
嵌入式基地
·
2022-11-03 19:20
牛客网FPGA面试刷题专栏
fpga开发
面试题
嵌入式
嵌入式硬件
verilog
Modelsim 报错 near “=“: syntax error, unexpected ‘=‘.
按照
Verilog
源程序写法如下：moduleshift;reg[3:0]start,result;initial;begin;start=1;result=(start<<2);endendmoduleTranscript
NeilMonroe
·
2022-10-26 12:51
fpga开发
数字IC前端笔试常见大题整理（简答+手撕）
目录1.简述latch与FF的区别，并用
verilog
分别实现1bitlatch与DFF。2.IC设计中reset的设计通常有同步reset和异步reset两种方式。
长水曰天
·
2022-10-25 07:46
秋招合集
数字电路设计
数字电路验证
FPGA纯
verilog
代码实现jpg解码rgb并输出显示，私我提供工程源码
jpg是一种压缩的图片格式，之所以压缩是为了减小图片所占空间，jpg压缩原理这里不罗嗦，可以自行百度或者b站，大佬讲的比我好，jpg解压缩就是逆向过程，用opencv啥的解压缩就是一句话的事儿，但对于fpga硬件来说就是大型工程了。整个工程思路框图如下：第一步：百度下载一张1280X720尺寸的jpg格式图片，用matlab等工具将jpg图片转为c语言数组；第二步：用vivado的sdk将c语言数
9527华安
·
2022-10-25 07:15
fpga开发
图像处理
音视频
FPGA数字电子技术复习笔记（二）COMS、NMOS、PMOS
目录
Verilog
HDL描述CMOS电路
Verilog
语法补充always阻塞赋值大概是数字电路的第三节、第五节有关
Verilog
的部分
Verilog
HDL描述CMOS电路重点是要搞清楚pmos、nmos
贾saisai
·
2022-10-21 11:33
数电FPGA复习
fpga开发
Verilog
写状态机的三种描述方式之二段式
Verilog
写状态机的二段式描述方式1，门级代码2，门级代码生成的电路原理图3，测试代码4，测试代码生成的波形图，前仿真波形验证参考文献1：FPGA学习之状态机的多种描述方式参考文献2：本专栏的
Verilog
向兴
·
2022-10-21 11:32
fpga开发
牛客网
verilog
刷题_VL47 格雷码计数器
格雷码（graycode）的使用在产生FIFO满信号时，要将写指针和读指针进行比较，由于两个指针分别在各自的时钟域，彼此之间是异步的，在使用二进制进行计数器实现指针时，就会导致用于比较的指针取样错误。使用自然二进制码计数时，相邻数据之间可能会产生多bit的变化。这会产生较大的尖峰电流以及其他问题。比如，二进制计数器的值会从FFF变为000。这时所有位会同时改变。虽然能通过同步计数器避免亚稳态，但是
安静到无声
·
2022-10-20 22:41
#
Verilog学习
FPGA
fpga开发
定点数与浮点数简单解释
**>博客首页：安静到无声⛳️欢迎关注❤️点赞收藏✏️留言系列专栏：
Verilog
学习由于HDLBits刷题并不方便，在这里给大家强烈推荐一款嵌入式硬件模拟面试、刷题神器——牛客网（[
Verilog
，C
安静到无声
·
2022-10-20 22:41
#
Verilog学习
fpga开发
利用
Verilog
32位ALU设计
利用控制信号S选择逻辑功能，产生CLA进位链，可实现算术32位逻辑单元设计CLA进位链信号的产生：本文有两种思路：1、先产生1位ALU，再通过例化32次产生32位2、先产生4位ALU，再通过例化8次产生32位第一种：//一位ALU设计`timescale1ns/1nsmoduleALU_1bit(inputwirea,b,inputwire[3:0]s,inputwirem,ci,outputwi
長萌有希
·
2022-10-19 14:53
数字IC学习
verilog
verilog
设计32位ALU
一设计思路（一）输入、输出（二）运算说明二
verilog
代码（一）程序代码变量说明（二）程序代码（三）时序模拟图一设计思路（一）输入、输出三个输入：两个32位输入数X、Y及计算类型OP。
truth秋沐苏
·
2022-10-19 14:22
计算机组成原理
verilog
verilog
多周期CPU设计（
verilog
)
文章目录一、设计思路**1.主要参照：****2.多周期处理器**：**3.指令周期：****4.MIPS指令：**二、主要模块设计**1.总体模块构成****2.MultiCycleCPU.v****3.PCctr.v**3.ControlUnit.v**控制信号的生成**状态转换输入、输出端口声明：**3.其他模块**四、模块间主要信号传递五、功能仿真**1.仿真文件****2.存储的指令**
Destiny罓
·
2022-10-19 14:17
计算机组成原理
verilog
（数字逻辑笔记）用
Verilog
实现一个简单ALU（组合逻辑）
实验描述：输入：两个4位二进制数，代表两个操作数A，B；一个3位控制信号operation，代表ALU要进行的运算。本实验中，ALU可以实现8种运算：输出：4位结果，1位进位operation|F000|A+B001|A-B010|B+1011|B-1100|NOTA101|AXORB110|AANDB111|AORB实现代码：/**********************ByVastCosmic
白泠Infinity
·
2022-10-19 14:45
fpga开发
verilog
硬件工程
基于vivado使用
verilog
语言设计简单的32位ALU
在vivado上使用
verilog
语言设计32位ALU，包含16种不同的算数、逻辑、比较、移位运算。
把苹果放在柜子里
·
2022-10-19 14:41
verilog
32位alu(基于modelsim
Verilog
语言)
modulealu(A,B,ALUOp,C);input[31:0]A;//ThefirstvaluetoparticipateintheALUcalculationinput[31:0]B;//ThesecondvaluetoparticipateintheALUcalculationinput[2:0]ALUOp;//ALUfunctionselectionsignaloutputreg[31
云墨_L
·
2022-10-19 14:40
risc-v
32位ALU设计(
verilog
实现)
32位ALU设计算术逻辑单元(arithmeticandlogicunit)是能实现多组算术运算和逻辑运算的组合逻辑电路，简称ALU。算术逻辑单元是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由"AndGate"（与门）和"OrGate"（或门）构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。基本上，在所有现代CPU体系结构中，二进制都以补码的形
Destiny罓
·
2022-10-19 14:09
计算机组成原理
verilog
双线性插值实现图像放大算法 matlab,FPGA/
verilog
实现双线性插值图像放大
Verilog
实现基于双线性插值算法的图像放大IP设计本文主要介绍一下
verilog
实现基于双线性插值算法的图像放大IP的实现思路，最终利用该方法实现了实时的图像放大处理。
weixin_39836726
·
2022-10-17 11:09
双线性插值实现图像放大算法
matlab
基2FFT算法matlab程序编写,基2时抽8点FFT的matlab实现流程及FFT的内部机理
前言本来想用
verilog
描述FFT算法，虽然是8点的FFT算法，但写出来的资源用量及时延也不比调用FFTIP的好，还是老实调IP吧，了解内部机理即可，无需重复发明轮子。
院花有点甜
·
2022-10-17 11:08
IP0_
Verilog
实现基于双线性插值算法的图像放大IP设计
Verilog
实现基于双线性插值算法的图像放大IP设计本文主要介绍一下
verilog
实现基于双线性插值算法的图像放大IP的实现思路，最终利用该方法实现了实时的图像放大处理。
bysg312
·
2022-10-17 11:37
IP设计博客
verilog
双线性插值
ip
图像放大
FPGA
基于插值算法和Gardner定时误差检测的OOK信号定时同步的FPGA实现
本文介绍如何用FPGA实现基于插值算法的OOK信号定时同步，
Verilog
代码参考杜勇《数字调制解调技术的MATLAB与FPGA实现》。
Chenxr32
·
2022-10-17 10:43
FPGA
fpga开发
算法
基于FPGA实现经过Matalb验证的任意角度旋转的图像算法
文章目录前言学习目标学习内容图像旋转算法图像旋转旋转变换矩阵的推导以中心点进行旋转的矩阵旋转后尺寸矩阵Matlab实现图像60度旋转FPGA实现图像旋转旋转矩阵的计算负数的处理浮点数的处理整体模块设计图像旋转的
verilog
Fighting_XH
·
2022-10-17 10:12
matlab
FPGA图像处理及仿真测试
图像拼接基础
fpga开发
matlab
【FPGA教程案例98】数据处理1——基于FPGA的数据线性插值
verilog
实现,MATAB辅助验证
FPGA教程目录MATLAB教程目录----------------------------------------目录1.软件版本2.数据线性插值原理3.数据线性插值的matlab仿真
fpga和matlab
·
2022-10-17 10:10
★教程2:fpga入门100例
fpga开发
FPGA教程
FPGA入门案例
FPGA线性插值
Verilog线性插值
m基于FPGA的NBDP系统ARQ单元模块的
verilog
实现
目录1.算法概述2.部分程序3.算法部分仿真结果图4.完整程序获取1.算法概述NBDP（窄带直接印字电报），全称Narrow-BandDirect-Printing。是GMDSS地面无线民系统中的一种重要通信技术，这个终端设备，要与MF、HF设备联接使用。什么是NBDP？解决这个问题先要了解一下什么是GMDSSGMDSS指GlobalMaritimeDistressandSafetySystem的
我爱C编程
·
2022-10-15 16:33
Matlab通信和信号
Matlab编译码
fpga开发
NBDP系统
ARQ单元模块
FPGA图像处理-灰度化
简介用
verilog
实现彩色图像的灰度化算法，并进行Modelsim仿真。图像处理操作中最简单的一类就是点操作，一个像素的输出只取决于输入图像的相应像素值。
学习就van事了
·
2022-10-14 18:21
FPGA
Modelsim
fpga开发
图像处理
FPGA-仿真读写bmp图片
文章目录位图说明位图
Verilog
代码实现python处理代码（附）最近想完成FPGA图像处理，由于没有开发板，就像通过仿真完成，之前像的是通过python将图像转化为txt文本，最后利用
verilog
伊木子曦
·
2022-10-14 18:21
FPGA
fpga开发
python
bmp
【常见 Error & Bug】Vivado仿真报错 ERROR: [XSIM 43-3322] 解决方法
ERROR:[XSIM43-3322]Staticelaborationoftoplevel
Verilog
designunit(s)inlibraryworkfailed.谷歌翻译为：错误:[XSIM43
Linest-5
·
2022-10-14 09:06
常见error
Vivado
bug
fpga开发
System
Verilog
学习笔记5——随机约束和分布
目录随机约束和分布为何需要随机？为何需要约束？需要随机什么？声明随机变量的类什么是约束？权重分布约束块控制打开或关闭约束内嵌约束随机函数数组约束数组的属性约束随机化句柄数组随机控制随机约束和分布为何需要随机？芯片体积增大，复杂度越来越高，定向测试已无法满足验证的需求，而随机测试的比例逐渐提高；定向测试能找到认为可能存在的缺陷，随机测试可以找到意想不到的缺陷；随机测试的环境要求比定向测试复杂，需要激
菜鸡想要飞
·
2022-10-12 20:40
SystemVerilog
学习笔记
测试覆盖率
模块测试
功能测试
测试用例
System
Verilog
与功能验证-学习笔记——第一章：功能验证技术与方法学概要（一）
1.1.3验证平台可以做些什么1.1.4功能验证流程 本章从芯片设计流程入手，讨论功能验证在整个流程中的位置及其所涵盖的内容，并介绍目前流行的各种验证技术和验证方法学，最后介绍常用的验证语言System
Verilog
树下等苹果
·
2022-10-12 20:06
IC
systemVerilog
验证
数字验证学习笔记——System
Verilog
芯片验证7 ——验证环境的结构和组件
一.测试平台测试平台（testbeach）是整个验证系统的总称。它包括验证结构中的各个组件、组件之间的连接关系、测试平台的配置和控制。各个组件之间是相互独立的验证组件与设计之间需要连接验证组件之间也需要进行通信验证环境也需要时钟和复位信号的驱动二.硬件设计描述MCDF（多通道数据整形器）：它可以将上行多个通道数据经过内部的FIFO，最终以数据包的形式送出。2.1MCDF结构框图2.2MCDF接口信
海纳百川13
·
2022-10-12 20:02
验证学习
学习
单片机
fpga开发
数字验证学习笔记——System
Verilog
芯片验证6 ——设计例化和连接
一.模块定义module为硬件域，在定义时需要标注方向、位宽和端口名。modulem_test(inputclk,inputrst_n,input[3:0]a,output[3:0]b);二.模块例化在上层例化底层模块，或者TB例化DUT时，均需要完成模块例化。例化时需要注意模块名、参数例化传递、例化名和端口例化对应。moduletb_test;regclk;regrst_n;reg[3:0]a;
海纳百川13
·
2022-10-12 20:01
验证学习
学习
fpga开发
数字验证学习笔记——System
Verilog
芯片验证5 ——过程块和方法
一.Initial和always在SV中同学们首先需要清楚哪些语句应该被放置于硬件世界，那些程序被放置于软件世界。硬件：module/endmoduleinterface/endinterface软件：program/endprogramclass/endclass1.1alwaysalways过程块是用来描述硬件时序电路和组合电路的，因此只可以在module或者interface中使用。1.2i
海纳百川13
·
2022-10-12 20:01
验证学习
学习
数字验证学习笔记——System
Verilog
芯片验证8 ——验证环境的结构和组件
一.激励发生器Stimulator（激励发生器）是验证环境的重要部件，在一些其他的场合中，它也被称为driver、BFM、behavior或者generator。Stimulator的主要职责是模拟与DUT相邻设计的接口协议，Stimulator不应该违反协议，但不拘束于真实的硬件行为，比真实的硬件行为拥有更丰富的激励，会使验证更充分。Stimulator的接口主要是同DUT之间连接，此外，也应该
海纳百川13
·
2022-10-12 20:11
验证学习
学习
数字验证学习笔记——System
Verilog
芯片验证2 ——数据类型
1.数据类型SV中引入一种新的数据类型logic，sv作为侧重于硬件的语言，并不是关心logic对应的逻辑被综合出来是reg还是wire。四值逻辑是属于硬件世界，二值逻辑是属于软件的世界即验证环境。Logic为四值逻辑：0、1、X（不确定态，不知道是1还是0）、Z（高阻态，没有被驱动）bit为二值逻辑：0、1按照4值逻辑和2值逻辑分类：四值逻辑类型：integer（32）、logic、reg、ne
海纳百川13
·
2022-10-12 10:16
验证学习
学习
SV学习笔记—function函数和task任务
1.1function函数
verilog
中的函数必须有返回值并且必须被使用，且函数不能调用任务，sv中允许函数调用任务，前提是调用的任务不消耗时间：仿真结果：SV中的function函数和C语言
Verification_White
·
2022-10-12 07:26
SV学习笔记
systemverilog
FPGA学习——基于
Verilog
实现的多功能时钟
FPGA基于
Verilog
实现的多功能时钟时钟实现的功能：1.数码管显示时间2.有计时功能3.可实现定点报时多功能时钟共两种工作状态：1.正常的时钟显示时间2.计时状态由于部分原因，本例中调节时间的功能并没有添加
肆意..
·
2022-10-11 23:48
笔记
fpga
m基于FPGA的积分梳状CIC滤波器
verilog
设计(包含FPGA，matlab，设计文档以及操作录像)
目录1.源码获取方式2.算法描述3.部分程序4.部分仿真图预览1.源码获取方式使用版本vivado2019.2获取方式1：点击下载链接（解压密码C+123456）：m基于FPGA的数字CIC滤波器
verilog
我爱C编程
·
2022-10-09 20:05
Matlab通信和信号
FPGA通信和信号处理
fpga开发
CIC滤波器
积分梳状CIC滤波器
verilog
vivado
Verilog
语法generate_for的使用
目录一、generate简介二、generate_for循环语句三、总结一、generate简介
Verilog
中的generate语句常用于编写可配置的、可综合的RTL的设计结构。
一点一点的进步
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2022-10-07 16:20
verilog
fpga开发
verilog
牛客网verliog学习笔记（一）
2、四选一多路选择器：使用case语句：判断条件为SEl输入端VL2异步复位的串联T触发器用
verilog
实现两个串联的异步复位的T触发器的逻辑先了解T触发器：T触发器是一种边沿敏感的存储单元。
每一段路都是一种旅程
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2022-10-07 16:19
学习
【牛客网
Verilog
快速入门】在线编程题库参考解答（VL1 ~ VL10）
目录VL1四选一多路器VL2异步复位的串联T触发器VL3奇偶校验VL4移位运算与乘法VL5位拆分与运算VL6多功能数据处理器VL7求两个数的差值VL8使用generate...for语句简化代码VL9使用子模块实现三输入数的大小比较VL10使用函数实现数据大小端转换VL1四选一多路器`timescale1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[
洋洋2020
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2022-10-07 16:16
牛客网
Verilog
在线编程题库解答
fpga开发
【牛客网刷题系列 之
Verilog
快速入门】~ 多功能数据处理器、求两个数的差值、使用generate…for语句简化代码、使用子模块实现三输入数的大小比较
目录：1.VL6多功能数据处理器1.1题目描述1.1.1信号示意图1.1.2波形示意图1.1.3输入描述1.1.4输出描述1.2解题思路1.3代码实现1.4测试文件1.5仿真波形2.VL7求两个数的差值2.1题目描述2.1.1信号示意图2.1.2波形示意图2.1.3输入描述2.1.4输出描述2.2解题思路2.3代码实现2.4测试文件2.5仿真波形3.VL8使用generate…for语句简化代码3
IC二舅
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2022-10-07 16:15
FPGA刷题系列
fpga开发
集成测试
Verilog
：generate-for 语句（用法，及与for语句区别）
转自：https://blog.csdn.net/weixin_44544687/article/details/107793235文章目录Abtract1、generate语法2、generate常用的几种情况举例说明1).generate-for循环语句2).generate-conditional条件语句3).generate-case分支语句3、Conclusion4、generate-f
朽木白露
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2022-10-07 16:15
#
Verilog
牛客网
verilog
题解（快速入门—基础语法）
VL1四选一多路器入门题，但要注意波形图的才是正确的对应关系`timescale1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[1:0]sel,output[1:0]mux_out);//*************code***********//reg[1:0]mux_out_1;always@(*)begincase(sel)2'b00:mux_
仿生鼠鼠会梦到电子易语言吗
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2022-10-07 16:14
fpga开发
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