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#Verilog
推荐FPGA入门书籍
一、前言 很多人在学习FPGA或者数字IC设计时，首先面临的问题必定是编程语言的选择，目前常用的硬件描述语言有三种，即VHDL，
Verilog
HDL，system
verilog
。
归一大师
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2022-12-05 13:58
FPGA
fpga开发
verilog
FPGA书籍推荐
好的书不在于多少，而在于能够取其精华去其糟粕，编者给大家推荐几本FPGA系列学习电子书籍，包括了CPLD/
Verilog
编程语言基础与设计，数字IC、基本逻辑、组合逻辑等基础电路，Vivado平台开发与调试
ltqshs
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2022-12-05 13:26
FPGA
fpga开发
（226）FPGA入门推荐书籍
入门与提升课程介绍3）FPGA简介4）FPGA入门推荐书籍5）技术交流6）参考资料2FPGA入门与提升课程介绍1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升；2）FPGA基础知识；3）
Verilog
HDL
宁静致远dream
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2022-12-05 13:25
FPGA入门与提升（培训课程）
fpga开发
FPGA—蜂鸣器播放《两只老虎》
二、乐谱知识这个实验我主要是用一首儿歌《两只老虎》的乐谱来做实验图一：音频表图二：两只老虎乐谱三、波形图图三：波形图四、核心代码4.1
Verilog
代码modulebuz
Crap-z
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2022-12-04 09:40
fpga开发
计算机弹歌曲教程zhi,FPGA学习之蜂鸣器演奏乐曲(示例代码)
下面将用
Verilog
HDL硬件描述语言完成乐曲演奏
驴甲
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2022-12-04 09:35
计算机弹歌曲教程zhi
【入门学习二】基于 FPGA 使用
Verilog
实现蜂鸣器响动的代码及原理讲解
目录一、知识了解二、模块设计三、程序实现四、管脚配置及结果展示五、写给小白看的上一篇博文：【入门学习一】基于FPGA使用
Verilog
实现按键点灯代码及原理讲解功能描述：通过前面一篇学习的按键使用，本篇文章进一步使用按键
上班摸不了鱼
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2022-12-04 09:34
FPGA新手入门
verilog
fpga
驱动蜂鸣器
Verilog
1、定时器和计数器从一定程度上讲，定时器就是计数器，计数器就是定时器。定时器：核心单元本质也是一个计数器，设置一个定时值，启动定时器后，计数器开始计数，计数满后产生计数满标志信号，提示设定的定时时间到达。计数器：对脉冲信号进行计数，统计一确定时间段内该脉冲信号出现的次数，或者等待指定次数的脉冲信号出现后，产生相应标志。2、定时器设计基本需求本节设计一个定时器，能够支持以下功能1）该定时器的定时时间
发光中请勿扰
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2022-12-04 09:33
小梅哥学习笔记
fpga开发
FPGA/数字IC手撕代码11——基于PWM驱动的蜂鸣器
verilog
开发
深度学习/机器视觉/数字IC/FPGA/算法手撕代码目录总汇目录基于PWM驱动的蜂鸣器
verilog
开发1.程序2.测试3.仿真结果4.分析
fpga和matlab
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2022-12-04 09:57
fpga开发
PWM驱动
蜂鸣器
FPGA 编程三大范例
虽然FPGA可使用
Verilog
或VHDL等低层次硬件描述语言(HDL)来编程，但现在已有多种高层次综合(HLS)工具可以采用以C/C++之类的更高层次的语言编写的算法描述，并将其转换为
Verilog
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芯选
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2022-12-04 03:01
高层次综合
HLS
FPGA编程
Verilog
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数字IC-1.9 吃透通信协议中状态机的代码编写套路
、前言二、例子预备知识三、时序法WE命令代码举例四、逻辑法BE命令代码举例五、测试原代码文件六、关于通用指令集状态机编写的思考与疑问七、分块式命令框架设计小例（两法混用且验证六的问题）一、前言本文针对
verilog
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EMB看灯夜
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2022-12-04 03:29
数字IC学习之旅
fpga开发
数字ic
通信协议
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代码规范及FPGA编写经验
一、
Verilog
代码规范1、赋初值变量声明时不要对变量进行赋初值操作。赋初值操作应该在复位状态下完成，也建议寄存器变量都使用复位端，以保证系统上电或紊乱时，可以通过复位操作让系统恢复初始状态。
庸医~
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2022-12-04 03:45
FPGA
fpga开发
VSCode配置
verilog
环境(代码提示+自动例化+格式化)
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可实现功能：插件配置功能展示
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_Testbench可实现功能：System
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and
Verilog
Formatter
foggywalker
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2022-12-03 08:39
编程软件安装和环境配置
vscode
fpga开发
ide
CNN FPGA加速器实现(小型)CNN FPGA加速器实现
网络软件部分基于tf2实现，通过python导出权值，硬件部分
verilog
实现，纯手写代码，可读性高，高度参数化配置，可以针对速度或面积要求设置不同加速效果。
「已注销」
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2022-12-02 22:02
fpga开发
cnn
人工智能
【FPGA教程案例56】深度学习案例3——基于FPGA的CNN卷积神经网络之池化层
verilog
实现
---------------------------------------------------------------------目录1.软件版本2.pool池化层理论介绍3.pool池化层的
verilog
fpga和matlab
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2022-12-02 22:01
★教程2:fpga入门100例
cnn
人工智能
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CNN池化层verilog
卷积神经网络FPGA
【FPGA教程案例58】深度学习案例5——基于FPGA的CNN卷积神经网络之图像缓存
verilog
实现
--------------------------------------------------------------------------目录1.软件版本2.图像缓存的理论介绍3.图像缓存的
verilog
fpga和matlab
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2022-12-02 22:01
★教程2:fpga入门100例
fpga开发
FPGA教程
CNN
图像输入层
卷积网络verilog
【FPGA教程案例59】深度学习案例6——基于FPGA的CNN卷积神经网络之整体实现
---------------------------------------------------------------------------目录1.软件版本2.CNN整体结构复习3.CNN的
verilog
fpga和matlab
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2022-12-02 22:01
★教程2:fpga入门100例
fpga开发
cnn
CNN的verilog实现
CNN的FPGA实现
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CNN FPGA加速器实现(小型)CNN FPGA加速器实现(小型)
网络软件部分基于tf2实现，通过python导出权值，硬件部分
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实现，纯手写代码，可读性高，高度参数化配置，可以针对速度或面积要求设置不同加速效果。
「已注销」
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2022-12-02 22:59
fpga开发
cnn
人工智能
如何仿真ADC的SNR、ENOB等动态性能指标
目录第一步：修改理想DAC的
Verilog
A代码第二步：确定相关输入频率及仿真第三步：查看结果首先在仿真之前，你得有一个ADC。然后是思考如何仿真的问题，如何加激励，如何使用相关工具查看仿真结果。
madson2022
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2022-12-02 22:28
mcu
信号处理
6.
Verilog
的always语句使用
FPGA教程目录MATLAB教程目录---------------------------------------------------------------------------------------always语句包括的所有行为语句构成了一个always语句块。该always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个
fpga和matlab
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2022-12-02 19:43
★教程2:fpga入门100例
fpga开发
【无标题】
verilog
通常可以使用三种不同的方式描述模块实现的逻辑功能：结构化描述方式：是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用
Verilog
内部预先定义的基本门级元件描述电路的结构
Peter Zhangcc
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2022-12-02 15:22
stm32
verilog
将像素数据写入txt_FPGA仿真必备（1）——Matlab生成.mif文件/.txt文件
1.mif文件MIF(MemoryInitializationFile)，内存初始化文件，用于Altera/Intel的FPGA器件的RAM或ROM配置。例如：(1)图像处理中，使用ROM存储图片或字体信息，进行图像的先关处理或者VGA显示的字模、固定图片等；(2)数字信号处理中，使用ROM存储FIR滤波器等所需的滤波系数；(3)DDS信号发生器中，部分实现方式采用ROM存储一个周期的采样波形，通
weixin_39772388
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2022-12-02 11:17
Verilog
基本语法及应用
Verilog
HDL中常用parameter定义一个常量。其使用格式如下：parameter参数名1=表达式，参数名2=表达式；paramete
店长的小西瓜
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2022-12-02 11:45
verilog基础
开发语言
单片机
硬件工程
fpga开发
利用modelsim与quartus设计四位全加器与逻辑电路图
学习目的：采用modelsim集成开发环境，利用
verilog
硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器【学习内容】加法器是数字系统中的基本逻辑器件。
小乖宝～
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2022-12-02 11:45
fpga开发
【正点原子FPGA连载】 第七章
Verilog
HDL语法 摘自【正点原子】DFZU2EG/4EV MPSoC 之FPGA开发指南V1.0
id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第七章
Verilog
HDL语法
Verilog
HDL
正点原子
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2022-12-01 12:35
正点原子
fpga开发
FPGA Base Xilinx跨时钟域宏XPM_CDC
Verilog
H
搞FPGA开发的Tony老师
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2022-11-30 20:30
FPGA
fpga开发
【Chisel文档】 从一个硬件模块的例子中了解Chisel
像
Verilog
一样，我们可以在Chisel中声明模块定义。下面的例子是一个ChiselModule，Passthrough，它有一个4位输入in和一个4位输出out。模块
浑水摸鱼大师
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2022-11-30 13:16
学习
scala
fpga开发
硬件工程
dsp开发
用yacc编写的算术运算计算器_10天学会四则运算小计算器设计之第5天
我从未学习过数字电路设计，对FPGA和
Verilog
语言没有任何概念，更没有设计数字电路系统的基础和经验，也从未自己动手装配和完成过一台能实际运行的电子系统。但我从小就对电子设计有浓厚的兴趣。
weixin_39965283
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2022-11-30 08:00
用yacc编写的算术运算计算器
verilog
符号 与或非 异或_
verilog
语言的异或
通过这次FPGA实验课让我明白了真正的编程不像是那些C语言小程序那么简单,为了这次实验算是绞尽脑汁,最后为了读懂程序,还去专门找了
Verilog
语言辅导书,......随即在2005年又发布了System
Verilog
1800
鞠起
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2022-11-30 07:29
verilog符号
与或非
异或
杭电 2016 计算机组成原理,杭电计算机组成原理多功能ALU设计实验
(2)掌握运用
Verilog
梁秀红
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2022-11-30 07:59
杭电
2016
计算机组成原理
基于FPGA的4x4矩阵键盘控制器
verilog
开发实现
欢迎订阅《FPGA学习入门100例教程》、《MATLAB学习入门100例教程》目录一、理论基础二、核心程序三、测试结果一、理论基础这里第一部分的主要目标是设计一个键盘扫描程序，并读取4*4键盘上的键盘，并以0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F在7段数码管上显示出来。这里我们将用到开发板的键盘和数码管。本模块分为键盘扫描和数码管显示两个部分。这两个部分非常的简单，这里我们合
fpga和matlab
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2022-11-30 07:51
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板块10:FPGA接口开发
板块8:控制器
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4x4矩阵键盘
基于FPGA的ALU计算器
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实现
欢迎订阅《FPGA学习入门100例教程》、《MATLAB学习入门100例教程》目录一、理论基础二、核心程序三、测试结果一、理论基础
Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言
fpga和matlab
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2022-11-30 07:48
FPGA
其他
fpga开发
ALU计算器
Verilog
学习 | 数字下变频与脉冲压缩的综合仿真与硬件实现
目录一、任务介绍二、基本原理2.1数字下变频（DirectDigitalController,DDC）2.2脉冲压缩（PulseCompression,PC）三、基于MATLAB的仿真实现3.1回波信号的产生3.2数字下变频3.3脉冲压缩3.4仿真结果四、基于Vivado的仿真实现4.1回波数据产生4.2数字下变频部分4.2.1混频4.2.2低通滤波4.2.3抽取4.3脉冲压缩4.3.1利用MAT
XD_MaoHai
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2022-11-30 00:44
FPGA学习
matlab
verilog
Verilog
学习 | 基于vivado平台的DDS、FIR、FFT核的综合学习使用
目录一、自我介绍二、学习任务及内容三、工程实现3.1创建工程文件以及fir顶层文件3.2生成正弦波模块的文件编写与DDS核的例化（1）编写生成1MHz正弦波模块文件如下：（2）编写生成10MHz正弦波模块文件如下：3.3FIR核例化（1）利用MATLAB设计FIR滤波器（2）设计FIR核3.4FFT核例化（1）编写对叠加信号xin进行频响分析的文件（2）编写对滤波后信号fir_out进行频响分析的
XD_MaoHai
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2022-11-30 00:44
FPGA学习
verilog
P5 用
verilog
描述流水线CPU的学习笔记和总结
verilog
惯例：记得给reg型变量（计数器等）初始化和清零哦！1从单周期到流水线1.1单周期和流水线的区别不难发现，单周期CPU在任何一个时间点都只有一条指令在运行。
佛系甜胖妮
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2022-11-28 10:13
verilog
mips
cpu
System
Verilog
调度机制与一些现象的思考
1、IEEEsystem
verilog
.std.1800-20122、System
Verilog
EventRegions&RaceAvoidance&Guidelines================
kevindas
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2022-11-28 07:30
芯片验证
verilog
练习——基础语法
目录基础语法VL1四选一多路器VL2异步复位的串联T触发器VL3奇偶校验VL4移位运算与乘法VL5位拆分与运算VL6多功能数据处理器VL7求两个数的差值VL8使用generate…for语句简化代码VL9使用子模块实现三输入数的大小比较VL10使用函数实现数据大小端转换基础语法VL1四选一多路器思路1：case语句（4路以上用case更方便）case(sel)2'b00:mux_out=d3;2'
内有小猪卖
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2022-11-27 08:57
verilog
fpga开发
数字电路 01 布尔代数、
Verilog
文章目录补码布尔代数基本规则标准型化简
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表述逻辑式
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描述真值表
Verilog
描述逻辑图补码正数原码取反加一，得其负数的补码负数补码取反加一，得其正数的补码即原码补码加法溢出判断
叒狗
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2022-11-27 07:17
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基于FPGA的2DPSK调制解调程序，
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实现，含仿真和说明
基于FPGA的2DPSK调制解调程序，
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实现，含仿真和说明。ID:36300630866693502
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2022-11-27 05:08
fpga开发
基于FPGA的DDS波形发生器的设计
Verilog
代码编写
基于FPGA的DDS波形发生器的设计
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代码编写可实现正弦波、方波、三角波、锯齿波等四种波形的切换可调频调幅可包含代码、使用说明、仿真教学，FPGA模块连接视频ID:6199630346385352
「已注销」
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2022-11-27 05:38
fpga开发
FPGA实现和ET1100通信
verilog
源码 ethercat从站方案
FPGA实现和ET1100通信
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源码。ethercat从站方案。YYID:34299659977307299
「已注销」
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2022-11-27 01:55
fpga开发
数电educoder的
verilog
参考答案
文章目录一、基本运算器1.一位全加器2.无符号8位二进制数加法器3.八位减法器4.定点二进制数的补码加减法运算器二、编码器和译码器1.编码器2.译码器三、组合逻辑电路入门1.三人表决电路2.多路选择器四、组合逻辑电路进阶1.半加器2.全加器3.显示译码器五、时序逻辑电路入门1.计数器2.移位寄存器六、时序逻辑电路进阶1.六位十进制计数器2.24位寄存器七、序列检测器1.四位寄存器2.序列检测器八、
litchi&&mango
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2022-11-26 20:23
D触发器仿真
文章目录一、软件安装和准备二、D触发器的认识和了解：三、在Quatus上创建D触发器原理图并仿真1、创建工程2、新建原理图3、编译4、仿真波形图四、用
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语言实现D触发器及时序仿真1、创建工程
hainan_697201
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2022-11-26 12:29
fpga开发
嵌入式硬件
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数字后端基本认识
1、数字后端的目的数字前端设计：在集成电路设计中，从
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/VHDL代码(RTL级）编写验证再通过综合(synthesis)转换成门级网表(gatenetlist)的过程。
桐桐花
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2022-11-26 07:41
数字后端
Verilog
——7段数码管译码器
组合逻辑代码设计7段数码管译码器
Verilog
代码：moduleseg_dec(num,a_g);input[3:0]num;output[6:0]a_g;//a_g[6:0]->(a,b,c,d,e,
桐桐花
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2022-11-26 07:41
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【牛客网】
Verilog
快速入门-基础语法（1）
⭐作者：桐桐花❀⭐个人主页：桐桐花的博客_CSDN博客-python,
Verilog
,数字IC领域博主⭐系列专栏：
Verilog
刷题_桐桐花的博客-CSDN博客⭐推荐刷题神器：牛客网-
Verilog
刷题模块
桐桐花
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2022-11-26 07:41
Verilog刷题
Verilog
FPGA串口接收Demo
在接收数据时将接收到的串行数据转换成并行数据空闲状态时，为高电平起始位为一个单位长度低电平，停止位为一个长度高电平分析帧格式8位数据位1位停止位无校验位基本思路采集每一位中间时刻的数据作为这一位的数据(也可以每一位多采几个时刻的数据，取众数)框图状态机
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暴风雨中的白杨
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2022-11-26 00:00
FPGA
fpga开发
8点FFT实现全教程
参考文章：matlab8点fft蝶形图,基2时抽8点FFT的matlab实现流程及FFT的内部机理_罗漫的博客-CSDN博客前言本来想用
verilog
描述FFT算法，虽然是8点的FFT算法，但写出来的资源用量及时延也不比调用
youzjuer
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2022-11-25 09:38
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FPGA——多路选择器实现按键控制LED灯的亮灭
文章目录前言一、多路选择器二、绘制模块框图及波形图三、
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混子王江江
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2022-11-25 09:33
FPGA
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语法之模块巩固（3）（实例练习篇)
最近上手一个新项目，工期有点赶，收到很多同学私信催续更，加班加点的终于差不多完事了，开始了心心念念的续更，在这里谢谢大家的支持。上一张对模块概念和调用作了详细描述，本文主要对模块调用进行巩固，基础模块比如触发器、计数器、选择器都是构建复杂模块的基本单元，这些基础得打牢，建议大家一定要多看代码，下面就带大家一起实战操作。需要注意的点都在代码里面作了说明，还有问题的可以私信我，我会统一时间回复。1.“
Jassica bea
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2022-11-25 09:50
1024程序员节
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Verilog
基本语法之模块以及模块调用详解（2）
模块结构一、模块结构组成模块由三个元素组成，分别是模块起始、接口说明、逻辑功能描述1.模块起始：每个模块都要进行端口定义，格式为：module模块名(端口1,端口2,端口3)，2.I/O接口说明：input输出，output输出，inoutput双向接口3.逻辑功能描述：always、assign等功能描述。二、模块详解组合成为完整程序如下：module()Endmodule拿与门、或门举例：mo
Jassica bea
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2022-11-25 09:20
fpga开发
1024程序员节
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