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Linux
#Verilog
Verilog
初学者小圣经
一：基本
Verilog
中的变量有线网类型和寄存器类型
hdubiggod
·
2023-01-08 22:36
FPGA/Verilog
verilog
fpga
fpga/cpld
嵌入式
cpu
【FPGA】
Verilog
编码实现：与非门 | 或非门 | 异或门 | NAND/NOR/XOR 行为验证
写在前面：本章主要内容为了解和确认NAND/NOR/XOR门的行为，并使用
Verilog
实现，生成输入信号后通过模拟，验证每个门的操作，并使用FPGA来验证
Verilog
实现的电路的行为。
柠檬叶子C
·
2023-01-08 22:06
fpga开发
Verilog
关于
verilog
的一些基础知识整理
有关如何做设计的整体思路，以及能否综合的笔记**所谓综合，就是把描述语言转化成能硬件实现的电路，学
verilog
的时候，没有人给我说要不要考虑能否综合的问题~~~**看了5本书，居然没有一本书讲到能否综合
亦可西
·
2023-01-08 17:55
笔记
verilogHDL
VBA - 转换单元格中的指定字符为下标sub_script格式
在学习
Verilog
中需要用带下标符号来表示建立时间和保持时间等参数。excel中输入比较麻烦，需要选中字符后，再选择字体中的下标选项。所以做了这个VBA来实现下标转换功能。
马可瓦尔多_
·
2023-01-08 17:48
VBA
Excel
数据结构
System
Verilog
Asserssions应用指南（学习笔记整理）
即使断言即使断言与时序无关，在信号变化的时候进入判断、求值。※使用场合比较少，因为一般来说SVA就是用来检查时序关系。即使断言例：always_test begin test:assert(A&&B); end即使断言被命名为test，在A或B发生变化时，进入always块，判断A，B是否同时为1，如果不为1，断言报错。并发断言（常用）->基于时钟周期->在时钟边缘按
马可瓦尔多_
·
2023-01-08 17:18
Verillog
fpga开发
Verilog
HDL设计与综合 （学习笔记）
Verilog
HDL设计与综合（学习笔记）概述设计验证语法数据流建模过程赋值**·**在刚学习
verilog
时，草草的看过这本书，主要关注点都在语法上，现在有了一点设计经验。
马可瓦尔多_
·
2023-01-08 17:18
Verillog
fpga开发
模六十计数器
文章目录前言一、开发环境
Verilog
语言XilinxISE13.4BASYS2实验板二、设计思路三、
Verilog
源文件四、测试文件五、波形仿真六、创建时序约束和管脚约束七、生成.bit文件，下载到开发板总结前言
Mr_Stutter
·
2023-01-08 15:42
Verilog
verilog
fpga
哈工大体系结构lab3 —— 流水线处理器的
verilog
实现
流水线处理器的
verilog
实现是的我刚刚验收完最后一个实验，所以怀着激动的心情，把当时其中一个留档的代码发出来，还算较为清晰，仅供没有思路的同学参考。
浮光 掠影
·
2023-01-07 15:36
FPGA
fpga开发
【数字钟实验2.0】
Verilog
/System
Verilog
【数字钟实验2.0】这次是用system
verilog
/
verilog
来完成数字钟实验1.0中的数字钟功能(还增加了日期功能！)
Atopos_Yu
·
2023-01-06 16:13
fpga开发
【MIPS五级流水线】
Verilog
【这篇博客单纯只是想用来记录一下自己做的实验，详细的代码实在是太多了也没写啥注释，就放一小部分吧】MIPS五级流水线基本是在单周期处理器的基础上增加4个流水线寄存器以及冲突单元实现的能实现基础功能的电路图在黑书系列《数字设计和计算机体系结构》里面可以翻到，对着把一个个模块写出来就好啦但是如果要实现一些别的指令，可能需要更改数据通路和冲突单元，有的甚至还需要更改控制单元的控制信号PCmodulePC
Atopos_Yu
·
2023-01-06 16:13
fpga开发
【数字钟实验1】logisim
笑死我怀疑老师是特意这么安排的)，而且logisim完全不会用，隧道什么的根本不懂【这也就导致了我后面没有力气做外观封装了，累了♀️】最终实现的是静态显示(6个7段译码器分别显示数字)，动态显示后续会使用
Verilog
Atopos_Yu
·
2023-01-06 16:43
fpga开发
FPGA串口发送Demo
串口发送Demo简单介绍在发送数据时将并行数据转换成串行数据来传输空闲状态为高电平，发送的起始位为一个低电平，发送的停止位为一个高电平分析时序总框图状态机内部框图
verilog
`timescale1ns
暴风雨中的白杨
·
2023-01-06 12:41
FPGA
fpga开发
键盘显示电路
Verilog
代码
modulejp(clk100khz,din,scan,dout);inputclk100khz;//数码管扫描参数，为100khzinput[3:0]din;//按键输入outputreg[7:0]dout;//七段数码管值outputreg[5:0]scan;//数码管位码reg[3:0]cnt,s;//数码管扫描参数reg[7:0]temp,led1,led2,led3,led4,led5,
qq_42732826
·
2023-01-06 09:20
Verilog
HDL
Verilog
HDL
8个彩灯闪烁的代码
Verilog
HDL
modulelight8(clk100khz,light);inputclk100khz;output[7:0]light;parameterlen=7;reg[7:0]light;reg[25:0]count,count1;regclk,clk1,clk2,b;reg[1:0]flag;//flagshizhuangtaireg[5:0]j;initialb=1'b1;initialj=0;in
qq_42732826
·
2023-01-06 09:20
Verilog
HDL
verilog
HDL
Verilog
——串行四位加法器和超前四位加法器74HC283
Verilog
——串行四位加法器和超前四位加法器74HC283一.串行四位加法器设计思路1.一位全加器1.1原理1.2代码实现1.2.1设计模块1.2.2测试模块1.3仿真结果2.用四个一位全加器串行成四位加法器
爱学习的岳岳
·
2023-01-06 07:57
Verilog
Verilog
——74HC151八选一数据选择器并扩展为16选1数据选择器
Verilog
——74HC151八选一数据选择器并扩展为16选1数据选择器74HC151的仿真设计思路采用行为级建模，根据74HC151八选一数据选择器的功能表编程即可。
爱学习的岳岳
·
2023-01-06 07:26
Verilog
verilog
——74HC4511七段显示译码器
Verilog
——74HC4511七段译码器74HC4511的仿真设计思路采用行为级建模，根据74HC4511的功能表编程即可。
爱学习的岳岳
·
2023-01-06 07:56
Verilog
VL2-异步复位的串联T触发器
一、题目描述用
verilog
实现两个串联的异步复位的T触发器的逻辑，结构如图：信号示意图：波形示意图：输入描述：输入信号data,clk,rst；类型wire在testbench中，clk为周期5ns的时钟
大西瓜的科研日记
·
2023-01-05 14:28
Verilog刷题
fpga开发
HDLbits练习答案(完) 只有你一个success啊
目录1.
Verilog
Language1.1Basics1.1.1Simplewire1.1.2fourwires1.1.3Inverter1.1.4ANDgate1.1.5Norgate1.1.6Xnorgate1.1.7Wiredecl1.1.874581.2Vectors1.2.1Vectors1.2.2Vectorsinmoredetail1.2.3Vectorpartselect1.2
不贰洛客
·
2023-01-05 12:17
fpga开发
verilog
4位并串转换器
Verilog
语言设计4位并串转换器modulepal_serial(clk,reset,en,in,oute);inputclk,reset,en;input[3:0]in;outputout;reg
小废_Lipp
·
2023-01-05 09:40
Verilog
EDa技术
【
Verilog
基础】12.串并转换
4位串并转换器moduleserial_pal(clk,reset,en,in,out);inputclk,reset,en,in;output[3:0]out;reg[3:0]out;always@(posedgeclk)beginif(reset)out0)beginq[3:1]=1;i=i-1)beginq_temp[i-1]<=q_temp[i];endendelsebeginq_temp
Thomas-w
·
2023-01-05 09:09
IC数字基础知识
verilog
verilog
实现串并转换
串转并：我这个实现为每输入四位串行数据，输出一个并行数据modulec2b(inputclk,inputrst_n,inputdata_i,outputreg[3:0]data_o);reg[2:0]cnt;always@(posedgeclkornegedgerst_n)beginif(!rst_n)begindata_o<=4'b0000;cnt<=3'b000;endelsebeginif(
闲庭信步sss
·
2023-01-05 09:39
数字ic
fpga开发
RISC-V相关概念整理
的概念2.RISC-V的易错点3.SoC（片上系统）4.内核5.协处理器6.敏捷开发6.1敏捷开发的概念6.2敏捷开发模式的分类7.MMIO7.1MMIO的概念7.2PortI/O和MMIO的主要区别8.
Verilog
HDL9
浅沫～
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2023-01-05 09:08
硬件设计
risc-v
硬件架构
数字IC笔试题——接口转换电路（串行输入/并行输出寄存器）
题目如下：用
Verilog
设计一个接口转换电路，接口timing如下图所示，假设clka频率为clkb频率的两倍（不同源，注意图中clock关系仅为示意），且两次有效访问（wra_n）的间隔时间足够长。
Cheeky_man
·
2023-01-05 09:38
学习总结
数字IC
FPGA
数字IC
用
verilog
实现8bit数据的并串转换
verilog
八位并串转换代码输入信号为8bit并行信号该程序实现每8个时钟周期，便把收到的8bit并行信号拆解成串行信号并输出，等下8个时钟周期过后再转换下一个并行信号。
linghaotian666
·
2023-01-05 09:08
fpga开发
数字IC实践项目（1）——简化的RISC_CPU设计（经典教材中的开山鼻祖）
数字IC实践项目（1）——简化的RISC_CPU设计写在前面的话项目简介和学习目的CPU简介RISC_CPU内部结构和
Verilog
实现时钟发生器指令寄存器累加器算术运算器数据控制器地址多路器程序计数器状态控制器主状态机外围模块地址译码器
HFUT90S
·
2023-01-05 09:36
数字IC经典电路设计和实践项目
fpga开发
数字IC笔面基础，项目常用IP——双口RAM（简介及
Verilog
实现）
双口RAM简介及
Verilog
实现写在前面的话双口RAM简介伪双口RAM框图：（XilinxFPGA）真双口RAM框图：（XilinxFPGA）RAM读写时序图伪双口RAM读写实列简单的双口RAM的
Verilog
HFUT90S
·
2023-01-05 09:06
数字IC设计
tcp/ip
fpga开发
网络协议
数字IC笔面基础，面试100%涉及——跨时钟域处理（CDC相关知识点梳理和
Verilog
范例）
面试100%涉及——跨时钟域处理写在前面的话CDC相关知识点梳理CDC基础知识（要求必须会）单bit慢到快单bit快到慢多bit数据CDC万金油—异步FIFO（会使用IP并手撕经典代码）项目实践最重要总结写在前面的话跨时钟域处理真的是个非常综合的话题，涉及到很多方式，多时钟域的处理对于设计工程师是个富有挑战的话题。CDC（ClockDomainConversion）不仅涉及理论学习，还要求具备实践
HFUT90S
·
2023-01-05 09:06
数字IC设计
fpga开发
用
Verilog
实现串并转换
数字IC设计——用
Verilog
实现串并转换一、串转并转换模块1、利用移位寄存器串行转并行数据输出：采用位拼接技术（移位寄存器），将串行的数据总数先表示出来，然后发送一位数据加一，后面的接收的这样标志：
Kanble_X
·
2023-01-05 09:06
verilog
fpga开发
verilog
—— 四位串并转换器
#四位串并转换器moduleserial_pal(//四位串并转换程序clk,en,rst,in,out);inputcin,clk,en,rst;output[3:0]out;reg[3:0]out;always@(posedgeclkornegedgerst)beginif(!rst)cout<=4'b0;elseif(en)cout<={cout[2:0],cin};elsecout<=co
cherry1307
·
2023-01-05 09:06
verilog
数字IC笔面基础之触发器——DFF、TFF、JKFF（附
Verilog
实现）
数字IC笔面基础之触发器写在前面的话关键点：D触发器基本正边沿触发D触发器异步复位D触发器带清零和置一的D触发器T触发器JK触发器总结写在前面的话触发器是数字IC最基础的知识点，区别于锁存器，触发器是只有在时钟信号触发时才能动作的存储单元，每个触发器可以存储1位二值信号。触发器有两个基本特点：（1）具有自行保持稳定状态，包含逻辑0和逻辑1。（2）可以根据输入信号置为1或0状态。关键点：笔面时常考的
HFUT90S
·
2023-01-05 09:36
数字IC设计
fpga开发
数字IC笔面基础——串并转换器（附
Verilog
实现）
数字IC笔面基础——串并转换器（附
Verilog
实现）写在前面的话串行转并行LSB优先MSB优先并行转串行LSB优先MSB优先总结写在前面的话串并转换是完成串行传输和并行传输这两种传输方式之间转换的技术
HFUT90S
·
2023-01-05 09:05
数字IC设计
fpga开发
【RISC-V学习】《手把手教你设计CPU——RISC-V处理器》笔记（二）2021.11.11
第二部分手把手教你使用
Verilog
设计CPU第五章蜂鸟E200设计总览和顶层介绍第五章主要以蜂鸟E200为具体实例介绍如何设计一款RISC-VCPU，从宏观入手，介绍若干处理器设计的总览要诀。
qq_41876038
·
2023-01-04 21:04
RISC-V
risc-v
Verilog
学习笔记（7）Modelsim仿真_三角波发生器
1.状态机代码设计与仿真1.1三角波发生器代码：//最简单的状态机，三角波发生器;moduletri_gen(clk,res,d_out);inputclk;inputres;output[8:0]d_out;regstate;//定义主状态机的寄存器;reg[8:0]d_out;//将来会在awalys里面赋值，是一个实际的值，所以先定义为reg;299为8位;always@(posedgecl
Nadukab
·
2023-01-04 21:58
verilog
fpga
【FPGA】
Verilog
基本实验步骤演示 | 以最简单的逻辑非为例
写在前面：本章的目的是让你理解与门、或门和非门的行为，并使用
Verilog
语言实现多输入与门、或门和非门。
柠檬叶子C
·
2023-01-04 13:36
⚡《FPGA开发》
fpga开发
【FPGA】
Verilog
基础速览 | 数据类型 | HDL常数声明 | Timescale | 操作符 | 阻塞语句 | 非阻塞语句
写在前面：本章将对
Verilog
进行简要介绍，并对其基本特性进行讲解说明。之后，我们将按步骤演示如何使用Vivado创建简单项目。
柠檬叶子C
·
2023-01-04 13:35
⚡《FPGA开发》
fpga开发
Verilog
数字电路
一起学习用
Verilog
在FPGA上实现CNN----(四)池化层设计
1池化层设计自顶而下分析池化层的设计过程1.1AveragePoolMultiLayer图为该项目的平均池化层，其包含一个AvgPoolSingle单元，模块的输入为图像特征矩阵，输出为池化后的特征矩阵图片来自附带的技术文档《HardwareDocumentation》池化层的原理图如图所示，其中输入位宽为75264，输出位宽为18816。池化层位于卷积层和激活层之后，第一次卷积层输出位宽为752
鲁棒最小二乘支持向量机
·
2023-01-04 09:16
笔记
一起学ZYNQ
fpga开发
cnn
经验分享
Vivado
ZYNQ
VIVADO创建头文件.vh文件以及调用方法
一：创建设计文件二：点击CreateFile三：点击下拉箭头，选择
Verilog
Header,，输入文件名head_file,然后点击Finish打开我们创建好的head_file.vh文件；输入自己定义的常量以及值
肥龙在学
·
2023-01-04 07:13
fpga开发
Verilog
：【0】专栏文章导览
碎碎念：经过前段时间FOC代码的编写，博主深刻认识到了自己在
Verilog
的语言基础上面还有非常大的不足。
Alex-YiWang
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2023-01-02 07:00
Basic
Verilog
修炼足迹
fpga开发
用
verilog
蜂鸣器的演奏乐曲
这首歌是吴金黛的森林狂想曲，喜欢可以去听听modulesong(clk,beep);//模块名称songinputclk;//系统时钟50MHzoutputbeep;//蜂鸣器输出端regbeep_r;//寄存器reg[7:0]state;//乐谱状态机reg[16:0]count,count_end;reg[23:0]count1;//乐谱参数:D=F/2K(D:参数,F:时钟频率,K:音高频率
koala_cola
·
2023-01-01 01:57
Verilog
状态机Moore 与Mearly
Moore型状态机：下一状态只由当前状态决定，即次态=f(现状，输入)，输出=f（现状）；Mealy型状态机：下一状态不但与当前状态有关，还与当前输入值有关，即次态=f(现状，输入)，输出=f（现状，输入）；下面从一个序列检测110举例：moduleSquDetor(inputclk,inputrst,inputdin,outputregdout_ML,outputregdout_MR);//--
千万小心
·
2022-12-31 12:24
IC
verilog
【
Verilog
】时序逻辑电路 -- 有限同步状态机[补充]
文章目录有限同步状态机接收110111的有限同步状态机不考虑已有状态考虑已有状态两者区别思维逻辑区别一个小例子有限同步状态机在我上一篇博客中，我有对有限同步状态做简单的举例说明，在这个地方有一个极小的细节需要注意：状态机的是否需要考虑已有状态接收110111的有限同步状态机状态设计parameterS0=3’b000;//初始状态parameterS1=3’b001;//接收到1的状态parame
秃头仔仔
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2022-12-31 12:54
数字芯片研发
#
Verilog
数字芯片研发
Verilog
有限同步状态机
Verilog
学习笔记（7）——有限状态机
文章目录7.1
Verilog
状态机状态机类型Moore型状态机Mealy型状态机状态机的设计技巧FSM的编码FSM初始化状态FSM状态编码定义FSM输出FSM的默认状态FullCase与ParallelCase
FPGA 学习工
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2022-12-31 12:53
Verilog学习
verilog
夏宇闻《
Verilog
数字系统设计教程》 - 第13章 设计可综合的状态机的指导原则
这章节对规范
Verilog
写法很有帮助，看很多例子总结出一点自己的经验。
Yaellll
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2022-12-31 12:53
Verilog
verilog
verilog
同步FIFO设计
同步FIFO设计一、什么是FIFOFIFO全称FirstInFirstOut，即先进先出。FIFO主要用于以下几个方面：跨时钟域数据传输将数据发送到芯片外之前进行缓冲，如发送到DRAM或SRAM存储数据以备后用FIFO是异步数据传输时常用的存储器，多bit数据异步传输时，无论是从快时钟域到慢时钟域，还是从慢时钟域到快时钟域，都可以使用FIFO处理。二、关于FIFO的重要参数FIFO中重要的参数有`
m0_62741513
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2022-12-31 12:23
fpga开发
Verilog
状态机常见三种写法
1.1理论
Verilog
状态机又称同步状态机(FSM,FiniteStateMachine)，一般又叫状态机,在
Verilog
描述电路中大部分是同步执行(并行)的，但是很多时候需要处理明显具有时间先后的事件
Dun_呀
·
2022-12-31 12:23
fpga开发
硬件架构
嵌入式硬件
java状态机设计模式_状态机设计模式
再之后是读研时跟着导师做课题，用
Verilog
HDL写FPGA程序，仿真一些数字信号的处理算法，其中也大量使用了状态机编程。FPGA还记得有一次和导师沟通科研时，他提及说状态
li旭旭
·
2022-12-31 12:23
java状态机设计模式
有限状态机设计（
Verilog
HDL）
一、有限状态机-基本概念有限状态机（FiniteStateMachine,FSM）是电路设计的经典方法，通常可以认为是组合逻辑和寄存器逻辑的组合，其中组合逻辑用于状态译码和产生输出信号，寄存器用于存储状态。-Moore和Mealy型状态机摩尔型（Moore）状态机：输出只是当前状态的函数米利型（Mealy）状态机：输出是当前状态和当前输入的函数似乎不太好理解，我们结合状态机模型来看一下可以看出，M
m0_51294753
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2022-12-31 12:53
笔记
fpga开发
嵌入式硬件
基于
Verilog
HDL的有限状态机
1.有限状态机1.1概述有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情，其实这就是状态机的本质。状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法在实际的应用中根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔(Moore)型状态机和米勒(Meal
Lrrent
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2022-12-31 12:52
Verilog
Verilog
Verilog
使用有限状态机实现对特定序列的识别
目的使用Moore状态机完成对一输入序列的检测，当输入序列中有1011的特征时，输出一个时钟周期的高电平。举例如下：如果输入的序列为：0001_0110_1011_0111_0010_1010_1101_0000_1011_1101_1000_0010_1101_1011_0011...则输出的序列为：0000_0010_0001_0010_0000_0000_0100_0000_0001_000
Stynis
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2022-12-31 12:52
Modelsim
Verilog
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