E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
Vivado一键生成
Verilog
例化代码方法分享
这里开源一个
Verilog
例化模板生成脚本vinst，便于直接集成到Vivado中。一、vinst是什么？
telantan
·
2023-03-08 22:48
基于
verilog
实现uart串口协议发射端
设计要求：可配置波特率、时钟频率。进阶要求：设计不同数据位宽的uart发送端口协议。比如说数据发送位宽需要为12bit，受限于上位机数据传输位的限制（一般最高到8bit）。则需要将12bit拆分为2个8bit进行传输，需要注意每8bit需要停止位后再继续传输到下一个8bit，传输完成后通过电脑解析出原数据。设计时序：参考uart接收端代码moduleuart_tx#(parameterFREQ=5
IC小小王
·
2023-02-21 08:57
FPGA_PRJ
fpga开发
FPGA
verilog
临近插值任意比例视频缩小代码（多像素并行，能支持8K60）
本文链接：https://blog.csdn.net/qq_46621272/article/details/127193475FPGA
verilog
临近插值任意比例视频缩小代码（多像素并行，能支持8K60
老皮芽子
·
2023-02-21 08:56
视频处理
fpga开发
图像缩放
FPGA纯
verilog
代码实现图像对数变换，提供工程源码和技术支持
目录1、图像对数变换理论2、log系数的matlab生成3、FPGA实现图像对数变换4、vivado与matlab联合仿真5、vivado工程介绍6、上板调试验证并演示7、福利：工程代码的获取1、图像对数变换理论对数变换可以将图像的低灰度值部分扩展，显示出低灰度部分更多的细节，将其高灰度值部分压缩，减少高灰度值部分的细节，从而达到强调图像低灰度部分的目的。图像对数变换一般公式为：g=c*log(1
9527华安
·
2023-02-21 08:24
菜鸟FPGA图像处理专题
fpga开发
matlab
图像处理
对数变换
verilog
FPGA纯
verilog
代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套工程源码
目录1、设计思路和架构2、纯
verilog
代码搭建，不带任何ip3、双线性插值和邻域插值算法4、vivado和matlab联合仿真及结果5、工程代码1：720P原始摄像头采集显示6、工程代码2：720P
9527华安
·
2023-02-21 08:54
菜鸟FPGA图像处理专题
fpga开发
图像处理
图像缩放
双线性插值
verilog
FPGA纯
Verilog
实现任意尺寸图像缩放，串口指令控制切换，贴近真实项目，提供工程源码和技术支持
目录1、前言2、目前主流的FPGA图像缩放方案3、本方案的优越性4、详细设计方案5、vivado工程详解6、上板调试验证并演示7、福利：工程源码获取1、前言代码使用纯
verilog
实现，没有任何ip，可在
9527华安
·
2023-02-21 08:18
菜鸟FPGA图像处理专题
fpga开发
图像缩放
图像处理
双线性插值
verilog
Verilog
HDL in one Day Part-II
if,else,repeat,while,for,case-it's
Verilog
thatlooksexactlylikeC(andprobablywhateverotherlanguageyou'reusedtoprogramin
wzb56
·
2023-02-20 23:27
Verilog
Verilog
HDL In One Day Part-I
Introduction//简介Everynewlearner'sdreamistounderstand
Verilog
inoneday,atleastenoughtouseit.Thenextfewpagesaremyattempttomakethisdreamareality.Therewillbesometheoryandexamplesfollowedbysomeexercises.This
wzb56
·
2023-02-20 23:57
Verilog
【FPGA】
Verilog
：组合电路 | 3—8译码器 | 编码器 | 74LS148
前言：本章内容主要是演示Vivado下利用
Verilog
语言进行电路设计、仿真、综合和下载示例：编码/译码器的应用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承
·
2023-02-18 07:04
FPGA玩板子
fpga开发
Verilog
【FPGA】
Verilog
：组合逻辑电路应用 | 数码管 | 8421BCD编码 | 转换七段数码管段码
前言：本章内容主要是演示Vivado下利用
Verilog
语言进行电路设计、仿真、综合和下载示例：数码管的使用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承
·
2023-02-18 07:04
FPGA玩板子
fpga开发
Verilog
【FPGA】
Verilog
：组合电路设计 | 三输入 | 多数表决器
前言：本章内容主要是演示Vivado下利用
Verilog
语言进行电路设计、仿真、综合和下载的示例：表决器（三人表决器）。
流继承
·
2023-02-18 07:34
FPGA玩板子
fpga开发
Verilog
vcs快速仿真调试demo代码示例
命令：vcs-full64-s
verilog
-Rdemo_test.svdemo_test.svprogramdemo_test();initialbegininta;bit[31:0]u_a;u_a=
Poisson_Lee
·
2023-02-17 19:23
verilog
用计数器写一个分频模块
系统时钟100MHz，通过分频产生10kHz和0.5Hz的信号设计文件timescale1ns/1psmoduleclk_div(inputsys_clk,inputsys_rst_n,outputclk_10k,outputclk_05);reg[13:0]cnt_10k;reg[14:0]cnt_05;regflag;assignclk_10k=(cnt_10k<=4999)?1:0;assi
数据线
·
2023-02-17 13:59
Verilog
verilog
fpga
Verilog
语言入门学习（一）
Verilog
语言入门学习（一）1.1模块的结构1.1.1模块的端口定义1.1.2模块内容1.2数据类型及常量和变量1.2.1常量1.2.2变量1.3运算符及表达式1.3.1基本的算术运算符1.3.2位运算符小结
木木彡886
·
2023-02-17 13:59
FPGA
Verilog语言
fpga开发
开发语言
verilog
中的module
文章目录前言一、module的结构1.1module的申明1.2module的调用二、参数传递方式2.1位置传参2.2参数名传参三、嵌套多个模块3.1简单模块嵌套3.2复杂模块嵌套四、加法器4.1Adder(1)4.2Adder(2)4.3Adder(3)4.4Adder(4)总结前言 前面课程我们已经熟悉了模块，在模块中，我们实现了各种逻辑功能。本文我们将深入讨论和学习模块。一、module的
英特尔FPGA中国创新中心
·
2023-02-17 13:58
笔记
fpga开发
verilog
硬件工程
fpga
嵌入式硬件
verilog
学习笔记（模块module）
HDLBitsModule模块调用方法Bypositionmod_ainstance1(wa,wb,wc);通过端口位置一一对应，以此来实现两个模块之间的连接，但当其中一个模块的端口位置发生改变，就需要对相应连接的线进行重新连接。及线连接的对象会因为端口位置的变化而变化。Bynamemod_ainstance2(.out(wc),.in1(wa),.in2(wb));该方法是通过端口名字的一一对应
头发是自己拔掉的
·
2023-02-17 13:28
vhdl
怎么在html中引入一个另一个模块,
Verilog
调用模块如何分先后
夜亦明
Verilog
语言中的模块层次结构的建立与调用在C语言中有主函数调用子函数的用法。
科普君冷知识
·
2023-02-17 13:28
Verilog
功能模块——时钟分频
一.模块功能与应用场景模块功能：对输入时钟进行任意倍数分频。应用场景：需要对时钟进行分频，而PLL不能满足要求或者使用起来不方便需要固定倍数关系的时钟二.模块框图与使用说明通过参数DIV控制分频系数，输出div_clk=clk/DIV。注意：1.原始div_clk是门控时钟，一般不推荐使用。但Vivado软件综合时会自动给div_clk加BUFG，使其使用全局时钟资源变为全局时钟，故此处不在代码中
徐晓康的博客
·
2023-02-17 13:28
Verilog
verilog
systemverilog
时钟
分频
功能模块
verilog
的module调用
函数调用了add函数对两个数值进行相加的操作：int add(inta,intb){ return a +b;}intmain(){inta=1,b=2;intsum=add(a,b);}其实，在编写
verilog
三贝勒文子
·
2023-02-17 13:28
verilog
verilog
【HDLBits】Module（
verilog
模块的例化）
通过一些HDLBits上面的题目来练习一些例化。1.ModuleBynow,you’refamiliarwithamodule,whichisacircuitthatinteractswithitsoutsidethroughinputandoutputports.Larger,morecomplexcircuitsarebuiltbycomposingbiggermodulesoutofsmal
阿巴阿阿巴巴巴巴
·
2023-02-17 13:58
verilog
verilog
fpga
Verilog
HDL中模块(module)
模块是VeilogHDL语言的基本单元，它代表一个基本的功能块，用于描述某个设计的功能或结构以及模块通信的外部端口。一个模块主要包括：模块的开始与结束、模块端口定义、模块数据类型说明和模块逻辑功能描述这几个基本部分。模块的开始与结束：以关键词module开始，以关键词endmodule结束的一段程序，其中模块开始语句必须要以分号结束。端口定义：用来定义端口列表里哪些是输入（input)、输出（ou
努力努力再努力的月月
·
2023-02-17 13:58
fpga开发
Verilog
module 模块例化与简单层次电路设计
Verilog
module模块例化与简单层次电路设计在上节课中我们介绍了在
Verilog
中，逻辑电路的入口及行为描述。语法规则非常简单，说穿了就是数字电路的文字描述。
FPGA&IC设计导师
·
2023-02-17 13:57
fpga
verilog
如何编写一个基本的
Verilog
Module（模块）
1、概述这篇文章主要介绍了
Verilog
在FPGA设计中的概念和使用方法。首先讨论使用模块（module）关键字构造
Verilog
设计的方式，以及这与所描述的硬件的关系。
孤独的单刀
·
2023-02-17 13:27
技术文档翻译
fpga开发
Xilinx
Verilog
altera
FPGA
3.1
Verilog
模块结构
目录1、
verilog
模块组成2、要点总结1、
verilog
模块组成
Verilog
描述电路时的基本单元是模块，一个模块主要由两部分组成，包括：端口+逻辑功能端口：端口部分对该模块的输入输出接口进行描述，
CLL_caicai
·
2023-02-17 13:27
#
verilog
System
Verilog
新手入门笔记
1.数据类型
Verilog
HDL中有2种变量类型：wire和reg，这两种变量是4值类型的（即有四种状态）。
一条摸水鱼
·
2023-02-16 23:03
寄存器和移位寄存器分析与建模
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-07 10:20
fpga
Verilog
HDL函数与任务的使用
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-07 10:16
fpga
D触发器 (D-FF)详解
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-06 10:54
fpga
数字IC设计工程师一般都干什么
数字IC设计工程师一般都干什么简单来说，数字IC设计工程师一般就是负责写
verilog
代码（当然，不是仅仅写个代码）。本文主要对数字IC设计的工作流程进行简单的介绍，也算是对我从业一年来的总结。
皮皮宽
·
2023-02-06 10:39
数字ＩＣ设计
fpga开发
数字电路设计
FPGA知识点汇总（
verilog
、数字电路、时序分析、跨时钟域、亚稳态）
FPGA十分擅长同时做简单且重复的工作（并行计算）人工智能就有许多重复性、需要并行计算的工作如模式识别、图像处理，在通信领域，FPGA的低延时、可编程、低功耗的特点开发流程：RTL设计，仿真验证，逻辑综合，布局布线，时序收敛（面积约束），硬件测试。基本结构：可编程输入/输出单元，基本可编程逻辑单元（由查找表和寄存器构成），嵌入式块RAM（BlockRAM），丰富的布线资源（片内互联线），底层嵌入功
m0_47757655
·
2023-02-06 10:39
FPGA
架构
fpga开发
硬件架构
基于FPGA的啸叫检测与抑制系统设计与实现
verilog
针对啸叫的问题，本文设计了一种基于移频算法的啸叫抑制器。采用高性能音频编解码芯片对音频信号采样，移频器对采样所得的音频信号进行移频，移频频率范围为0~8Hz，再用音频芯片输出，采用FFT算法计算出啸叫点频率值，显示在LCD1602上，此移频器可达到快速有效的啸叫抑制效果。本系统采用Altera公司的CycloneII系列FPGA作为移频、FFT等系统功能实现的硬件支持，高精度音频编解码芯片WM87
QQ_778132974
·
2023-02-06 10:39
D1：verilog设计
fpga开发
同步计数器设计与建模
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-06 10:52
fpga
寄存器和移位寄存器分析与建模
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-05 11:47
fpga
FPGA的学习历程-入门篇
FPGA的学习主要分为以下几个方面：1、编程语言目前主流的编程语言主要是
Verilog
和VHDL，
Verilog
语法风格更像C语言，VHDL语法更为简单一点，相比较而言，
Verilog
属于RTL（寄存器传输语言
米小杰DIY
·
2023-02-05 08:05
FPGA
VHDL
Verilog
fpga
使用
Verilog
HDL在FPGA上进行图像处理
该FPGA项目旨在详细说明如何使用
Verilog
处理图像，读取
Verilog
中的输入位图图像（.bmp），处理并将处理结果用
Verilog
写入输出位图图像。
亚图跨际
·
2023-02-05 08:35
电子
Verilog
FPGA
SR锁存器与D锁存器设计与建模
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-04 11:43
fpga
D触发器 (D-FF)详解
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-04 11:43
fpga
分层次的电路设计方法
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-03 11:00
fpga
时序电路建模基础
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-03 10:56
fpga
VSCODE联合ModelSim语法检错
Vscode联合ModelSim检错一、Vscode配置首先在vscode中安装支持
Verilog
的插件：在vscode的Extension中搜索
Verilog
，安装如下图所示的插件；二、ModelSim
英特尔FPGA中国创新中心
·
2023-02-03 10:25
FPGA学习
vscode
fpga开发
verilog
中的wire
1.模块中wire连接输入输出2.wire的位宽3.申明一个wire4.wire位拼接5.wire位复制二、综合训练总结前言 在上一期中，我们讲解了
verilog
的基础语法。
英特尔FPGA中国创新中心
·
2023-02-03 10:25
笔记
fpga开发
verilog
fpga
硬件工程
嵌入式硬件
verdi使用linux命令,verdi工具的使用
而这两个系统调用并不是
Verilog
中规定的，是Verdi以pli(ProgrammingLanguageInterface)的方式实现的。这就需要让vcs编
古筝圈小透明
·
2023-02-03 10:20
verdi使用linux命令
利用OTSU阈值算法在ZYNQ上实现浒苔识别
文章目录前言一、软件安装二、算法实现1.图片数据读入2.数据处理1.Matlab仿真2.利用MatlabCoder将Matlab代码转为C代码3.利用VitisHLS将C代码转为
Verilog
代码3.图像显示
1448676185
·
2023-02-02 23:13
fpga开发
算法
图像处理
Mac 上搭建数字电路
verilog
开发平台（仿真+综合）
工具说明：代码编译：icarus-
verilog
代码编译仿真：LintVerilator仿真波形查看：gtkwave综合：yosys打开terminal进行以下步骤安装icarus-
verilog
brewinstallicarus-
verilog
MrAlexLee
·
2023-02-02 21:02
SR锁存器与D锁存器设计与建模
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合
Verilog
HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
·
2023-02-02 18:29
fpga
Quartus 18.1 安装教程及 HLS 开发流程步骤
1.2HLS与VHDL/
Verilog
有什么关系?
上班摸不了鱼
·
2023-02-02 13:59
hls
fpga
FPGA开发基础知识
FPGA开发基础知识FPGA介绍FPGA硬件内部结构FPGA开发流程数字信号和模拟信号的定义常用数据类型IP核的使用
Verilog
HDL基本语法注意点结束语FPGA介绍FPGA是一种数字集成电路芯片，英文全称为
几许。
·
2023-02-02 10:22
Verilog
HDL
FPGA
编程语言
FPGA是什么？
FPGA背景简介以硬件描述语言（
Verilog
或VHDL（超高速硬件描述语言））所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。
无名之辈W
·
2023-02-02 10:22
硬件
FPGA
FPGA
VHDL
电路设计
CPLD
FPGA芯片
fpga中例化乘法器_FPGA入门（一）
FPGA（Field-ProgrammableGateArray，现场可编程门阵列），正如其名，FPGA内部有大量的可编程逻辑功能块，使用
verilog
HDL（硬件描述语言）实现设计。
weixin_39715907
·
2023-02-02 10:50
fpga中例化乘法器
FPGA开发与ARM(单片机)开发的区别
我是同时做过FPGA开发(
verilog
)与ARM(c)开发，有很多人说学了单片机再学习FPGA会比较好过度。理由是单片机的C语言与FPGA的
verilog
语言很像。
qq_37258582
·
2023-02-02 10:44
FPGA那些事
编程语言
上一页
53
54
55
56
57
58
59
60
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他