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#Verilog
硬件语言
Verilog
HDL牛客刷题day04 序列检测部分
1.VL25输入序列连续的序列检测1.题目：请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。模块的接口信号图如下：2.解题思路2.1首先暴力的手段，使用{}组合逻辑左移寄存器最右边添加a的值。对比寄存器的值输出match的值。(下下个状态使用always的非堵塞赋值可以)2.2使用三段的状态机3.解题代码`timescale1ns/1n
_She001
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2023-04-06 21:57
牛客刷题
Verilog
HDL
算法
硬件语言
Verilog
HDL牛客刷题day05 时序逻辑部分
1.VL29信号发生器1.题目：题目描述：请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。2.解题思路，2.1时序逻辑的题目使用状态机。2.2三角波模式需要设置一个标志位flag。flag仅在三角波模式也就是wave_chosie=
_She001
·
2023-04-06 21:57
牛客刷题
Verilog
HDL
fpga开发
学习
硬件语言
Verilog
HDL牛客刷题day06 跨时钟域传输部分
1.VL45异步FIFO1.题目：请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。2.解题思路2.1格雷码的4位表格2.2格雷码的得到的公式2.3没搞的太懂。一个链接：FIFO设计-异步FIFO篇-知乎(zhihu.com)自己的理解：a.首先是计数到格雷码的转换。b.然后是为什么要使用格雷码，为了异步时钟要延时2个周期，因为
_She001
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2023-04-06 21:37
牛客刷题
Verilog
HDL
fpga开发
System
Verilog
和UVM到底是啥关系？
System
Verilog
和UVM到底是啥关系？UVM提供了丰富的基类库和验证方法学，并且被主流的EDA工具、IP供应商和设计公司采用。现在，使用System
Verilog
基本上等同于使用UVM验证。
蛋炒饭的蛋蛋
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2023-04-06 11:32
UVM
Summary
【数字IC前端】浅谈System
Verilog
与UVM标准的发展（上）
验证语言的发展SYSTEM
VERILOG
的发展UVM的发展UVM面临的问题A.UVMMessagingB.UVMTransactionRecording结束语浅谈System
Verilog
与UVM标准的发展
礼茶的贤
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2023-04-06 11:54
数字IC验证
systemverilog
【数字IC前端】浅谈System
Verilog
与UVM标准的发展（下）
验证范围的变更对UVM提出的要求结论浅谈System
Verilog
与UVM标准的发展（上）上篇主要分析一下System
verilog
与UVM标准的发展历程。
礼茶的贤
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2023-04-06 11:54
数字IC验证
systemverilog
uvm 与 system
verilog
的理解
而
verilog
这种硬件描述语言是出于可综合成电路的目的设计出来的，所以它在书写测试平台和测试用例是
这个地方也去过
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2023-04-06 11:17
关于
Verilog
/System
Verilog
中force的使用
force和release在程序中经常会遇到force和release，如下：addu_add(.a(a1),.b(b1),.c(c1));initial begin a1=2'b1; b1=2'b1; #20forceu_add.a=2'd2; #10releaseu_add.a;end对force和release的作用进行说明：在u_add模块中，a接口与a1相连，b接口与b1相连
北方孤寂的灵魂
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2023-04-06 11:42
verilog
systemverilog
uvm
Verilog
数字验证
vim
数字IC/FPGA面试笔试准备(自用填坑中)
文章目录前言常见的IC问题数字电路基础问题
Verilog
&SV跨时钟域信号处理类CRG同步与异步复位综合与时序分析类低功耗方法STA(静态时序分析)RTL设计(包含手撕代码)总线问题AXIAPBAHB体系结构的问题
搞IC的小冯
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2023-04-06 11:42
IC前端设计学习记录
数字IC设计
FPGA设计
面试笔试
UVM面试问题小结
system
verilog
主要适用于模块级/IP级验证，与上层衔接度没有uvm好，uvm是一个分层的测试平台，看起来比较复杂，但是把代码分而治之，比如里面有一些思想有sequence机制，之前sv
爱吃土豆的小小
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2023-04-06 11:04
UVM
学习
stm32
【数字IC前端常见笔/面试问题】
Verilog
、System
Verilog
、UVM篇（附详细解答）
文章目录前言
Verilog
常见面试问题基础级别问题1.阻塞和非阻塞赋值之间的区别2.任务和函数之间的区别3.wire和reg之间的区别4.什么是
Verilog
中的generate块及其用途？
ReRrain
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2023-04-06 11:52
#
面试
数字IC
SystemVerilog
UVM
异步FIFO
异步FIFO的
verilog
代码异步FIFO代码注:代码链接在文末，有需要直接移至文末观看。注：更多精彩请看：面试常问的
verilog
代码
小小verifier
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2023-04-06 00:18
verilog
verilog
【
Verilog
】用双口RAM实现同步FIFO
功能描述端口说明如下表。双口RAM端口说明：同步FIFO端口说明：输入描述：inputclk,inputrst_n,inputwinc,inputrinc,input[WIDTH-1:0]wdata输出描述：outputregwfull,outputregrempty,outputwire[WIDTH-1:0]rdata双口RAM和代码框架：`timescale1ns/1ns/**********
GalaxyerKw
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2023-04-06 00:47
Verilog杂记
verilog
fpga开发
同步fifo
FIFO设计笔记(双口RAM、同步FIFO、异步FIFO)
Verilog
及仿真
文章目录0、前言0.1、FIFO0.2、FIFO与RAM1、异步双口RAM1.1、原理1.2、
Verilog
代码1.3、tb仿真2、FIFO设计前瞻知识2.1、格雷码2.1.1、二进制转格雷码
Verilog
搞IC的小冯
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2023-04-06 00:13
IC前端设计学习记录
fpga开发
FIFO
IC设计
[转载] 异步FIFO及
verilog
原码
这几天看了CliffordE.Cummings的两篇大作《SimulationandSynthesisTechniquesforAsynchronousFIFODesign》and《SimulationandSynthesisTechniquesforAsynchronousFIFODesignwithAsynchronousPointerComparisons》颇有感想，真可谓经典之作，不可错过
weixin_34393428
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2023-04-06 00:02
嵌入式
数据结构与算法
异步FIFO设计（
Verilog
）
FIFO（FirstInFirstOut）是异步数据传输时经常使用的存储器。该存储器的特点是数据先进先出（后进后出）。其实，多位宽数据的异步传输问题，无论是从快时钟到慢时钟域，还是从慢时钟到快时钟域，都可以使用FIFO处理。FIFO原理工作流程复位之后，在写时钟和状态信号的控制下，数据写入FIFO中。RAM的写地址从0开始，每写一次数据写地址指针加一，指向下一个存储单元。当FIFO写满后，数据将不
沧海一升
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2023-04-06 00:18
跨时钟域设计
基于
Verilog
的同步FIFO原理及例题
目录一、基本原理二、基于
Verilog
的同步FIFO例题思路一：拓展地址位宽思路二：增加判断标志思路三：计数器一、基本原理1、FIFO基本概念：FirstInFirstOut的缩写，是一种先进先出的数据缓存器
别再出error了
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2023-04-06 00:30
数字ic知识总结
Verilog例题
fpga开发
for循环的用法
Verilog
for循环语句是在
verilog
中提供的一种非常有用的控制结构。它允许开发人员根据指定的条件执行代码块多次，从而大大提高了编程的效率。
CuteBaBaKiller
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2023-04-06 00:29
#
Verilog
HDL
for循环
自动饮料售卖机
Verilog
设计
饮料为5美分，饮料机只能接收1美分，2美分，5美分的钱币，请设计一个
Verilog
电路表示`timescale1ns/10psmodulesell(one,two,five,rset,clk,result
翁贞华
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2023-04-05 11:18
Verilog
自动售货机
Verilog
奇数分频和偶数分频的
Verilog
实现——对分频本质上的理解
实现信号分频的
Verilog
方法有很多种，如果从本质上理解了分频这一思路则遇到任何的分频情况都能迎刃而解。因此首先来谈谈什么是分频。
翁贞华
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2023-04-05 11:18
Verilog
10进制计数器
Verilog
编程
计数器不仅能用于对时钟脉冲计数，还可以用于分频，定时，产生节拍脉冲序列以及进行数字运算等，分为同步计数器和异步计数器，在同步计数器中，当时钟脉冲的输入时，触发器的翻转是同时发生的。而在异步计数中，触发器的翻转有先有后，不是同时发生的。1.同步四位二进制加法计数器：各触发器的驱动方程:T0=1;T1=Q0T2=Q0Q1T3=Q0Q1Q22.四位10进制的计数器在四位二进制计数器的基础上修改，当计算到
翁贞华
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2023-04-05 11:48
Verilog
verilog
十进制
二分频电路
Verilog
设计
2分频电路设计`timescale1ns/10psmodulediv_2(clk,rst,out);inputclk,rst;outputout;regq;always@(posedgeclkornegedgerst)if(!rst)q<=1'b0;elseq<=~q;assignout=q;endmodule测试程序：modulediv_2_tb();regclk,rst;wireout;div
翁贞华
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2023-04-05 11:48
Verilog
二分频
Verilog
三分频电路
Verilog
设计
三分频用两个在不同的时钟沿的序列发生器来构成一个3分频信号：`timescale1ns/10psmodulediv_3(clkin,clkout1,clkout2,clkout3);inputclkin;outputclkout1,clkout2,clkout3;reg[1:0]step1,step0;always@(posedgeclkin)begincase(step0)2'b00:step0
翁贞华
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2023-04-05 11:48
Verilog
三分频
Verilog
如何学习FPGA
目录一、入门首先要掌握HDL（HDL=
verilog
+VHDL）。二、独立完成中小规模的数字电路设计。三、掌握设计方法和设计原则。四、学会提高开发效率。五、增强理论基础。六、学会使用MATLAB仿真。
江鸟的坚持
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2023-04-05 11:38
FPGA
fpga开发
学习
通过Avalon-mm slave 写ddr2
verilog
目录一、系统架构二、写框图三、写模块定义四、模块接口五、实现代码基于altera平台的Quartusprimeversion16.1
江鸟的坚持
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2023-04-05 11:07
ii
FPGA
ddr
avalon-mm
ddr读写
PICO640红外探测器配置模块
verilog
目录目录一、PICO640Introduction二、实现代码三、完事实代码一、PICO640IntroductionPICO640Gen2™isahighresolution(640x480pixels)infraredimagesensorformilitary,surveillanceorthermographyap
江鸟的坚持
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2023-04-05 10:01
FPGA
红外热像仪
fpga开发
UVM-1.1学习（二）——uvm_cmdline_processor
在由system
verilog
搭建的验证环境中，我们可以使用系统函数$value$plusargs来获取仿真时的仿真参数。
kevindas
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2023-04-05 09:34
芯片验证
uvm
Import Design
define_designsautomaticallycreatesamodulewithdefasdesignbasedonthegiven
Verilog
anddef;create_design_definitioncreatesadesignforthespe
Empyrean_SoC
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2023-04-05 07:28
FPGA 串口通信
FPGA串口通信文章目录FPGA串口通信基础原理异步串行通信UART
Verilog
实现串口接收1.介绍2.程序实现严格按照状态机实现非严格按照状态机实现（目前使用）串口发送1.介绍2.程序实现严格按照状态机实现非严格按照状态机实现
暴风雨中的白杨
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2023-04-05 04:20
FPGA
fpga开发
verilog
串口通信
uart
IC验证——UVM学习
UVM是一种基于System
verilog
的验证方法学，其特征是提供用于基本验证结构和可调用的基础类库，可让验证工程师快速搭建可靠的验证框架。
KGback
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2023-04-04 18:26
数字IC验证
UVM
UVM
UVM_COOKBOOK学习【Testbench Architecture】
后台回复COOKBOOK获取COOKBOOK原本和译本PDF度盘链接TestbenchArchitectureUVMTestbenchArchitectureUVMtestbench是使用System
Verilog
空白MAX
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2023-04-04 18:54
python
java
编程语言
spring
设计模式
IC验证培训——一种自动编写UVM testbench的方法
路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训System
Verilog
UVM
路科验证
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2023-04-04 18:19
SV语言与UVM应用
testbench
IC验证培训
路科验证
SystemVerilog
UVM模板
FPGA实验 - 锁相环调用
调用IP核点击tools直接下一步搜索pll，选择altpll，选择
verilog
HDL，输入命名，点击下
江南小作坊
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2023-04-04 13:54
FPGA
fpga开发
FPGA设计显示电压值
本次设计在QuartusII环境下进行，以
Verilog
HDL语言实现分频、模数转换、数码管显示、led灯蜂鸣器声光报警等系统所需模块。利用层次化、模块化的开发的方法完成设计，并进行波形仿真。
Circ.
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2023-04-04 12:54
电子信息工程
fpga
FPGA硬件jpg解码加速器分享 纯
verilog
代码实现 提供zynq工程源码和技术支持
目录1、前言2、JPG解码器详解3、设计思路和架构4、vivado工程详解5、上板调试验证程序调试方法6、福利：工程代码的获取1、前言jpg是一种压缩的图片格式，之所以压缩是为了减小图片所占空间，jpg压缩原理这里不罗嗦，可以自行百度或者b站，大佬讲的比我好，jpg解压缩就是逆向过程，用opencv啥的解压缩就是一句话的事儿，但对于fpga硬件来说就是大型工程了。本设计使用zynq7100位平台，
9527华安
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2023-04-04 05:43
菜鸟FPGA图像处理专题
fpga开发
FPGA纯
verilog
实现UDP通信，带ARP和Ping功能，提供2套工程源码和技术支持
1、前言2、我这里已有的UDP方案3、UDP实现4、vivado工程1详解5、vivado工程2详解6、上板调试验证并演示7、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
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2023-04-04 05:43
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
FPGA纯
verilog
解码SDI视频 纯逻辑资源实现 提供2套工程源码和技术支持
目录1、前言2、硬件电路解析SDI摄像头Gv8601a单端转差GTX解串SDI解码VGA时序恢复YUV转RGB图像输出FDMA图像缓存HDMI输出3、工程1详解：无缓存输出4、工程2详解：缓存3帧输出5、上板调试验证并演示6、福利：工程代码的获取1、前言FPGA实现SDI视频编解码目前有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971
9527华安
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2023-04-04 05:42
菜鸟FPGA图像处理专题
FPGA编解码SDI视频专题
fpga开发
SDI
图像处理
GTX
视频解码
任意深度异步FIFO设计
1.异步FIFO设计在看本文之前，需要读者了解异步FIFO的原理及设计，具体可参考博客：异步FIFO的Verilg实现方法_
verilog
实现异步fifo_孤独的单刀的博客-CSDN博客2.偶数格雷码环回通常情况下
不吃葱的酸菜鱼
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2023-04-03 23:01
数字IC设计基础及进阶知识
前端
SM3哈希算法的FPGA实现 I
二、SM3哈希算法的具体内容1、填充2、迭代与压缩3、计算拼凑值三、参考文档语言：
verilog
仿真工具：ModelsimEDA工具：quartusII一、什么是SM3哈希算法？
吾尹先森
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2023-04-03 21:54
fpga开发
哈希算法
算法
UVM基础知识——各组件
一、UVM框架1.UVM是一个以System
Verilog
类库为主体的验证平台开发框架。也就是基于SV语言写的用于验证的代码库和对应的验证规范。
Flying_Bird089
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2023-04-03 12:49
fpga开发
Verilog
：【8】基于FPGA实现SD NAND FLASH的SPI协议读写
碎碎念：终于熬过了期末周，可以开始快乐的开发之旅了。这一期作为一千粉后的首篇博客，由于之后项目会涉及到相关的部分，因此介绍的是使用FPGA实现SDNANDFLASH的读写操作，以雷龙发展提供的CS创世SDNANDFLASH样品为例，分别讲解电路连接、读写时序与仿真和实验结果。目录1视频讲解2SDNANDFLASH背景介绍3样品申请4电路结构与接口协议4.1SDNAND4.2SDNAND测试板4.3
Alex-YiWang
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2023-04-03 12:14
Basic
Verilog
修炼足迹
fpga开发
Verilog
：【7】超详细WaveDrom教程，时序图绘制利器，看这一篇就够了。
P.S.照这个速度，也不知道多久能把Basic
Verilog
库中的模块学习完毕哇_(:з)∠)_（已经忘记了是这周第几躺了）。目录1软件安装2绘图教程2.1
Alex-YiWang
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2023-04-03 12:44
Basic
Verilog
修炼足迹
时序图
数字IC
集成电路
Verilog
fpga
搭建一个UVM环境(一) 基本验证环境
interfaceuvm里面interface与system
verilog
的是一样的，在这里就不做介绍；interfaceadder_if#(parameterDA_WID=10)(inputclk)logic
小胖子果果
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2023-04-03 11:06
UVM自学记录
UVM
合肥工业大学计算机组成原理实验报告
文章目录1
Verilog
与Vivado基础1.1设计要求1.2方案
就你叫Martin？
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2023-04-03 07:12
信息安全本科生实验和课设
硬件工程
基于 FPGA 的EtherCAT 主站设计研究 ethercat 主站 FPGA
verilog
代码
基于FPGA的EtherCAT主站设计研究ethercat主站FPGA
verilog
代码高速、高精度控制是CNC技术发展的目标，多轴、多通道复合加工更是业内技术研究的核心。
「已注销」
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2023-04-02 23:30
fpga开发
Verilog
循环语句
本文主要介绍
verilog
常用的循环语句，循环语句的用途，主要是可以多次执行相同的代码或逻辑。
verilog
的循环语句主要有：for循环、while循环、foever循环和repeat循环。
jk_101
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2023-04-02 22:25
fpga开发
Verilog
DHL 学习笔记
verilog
/*
Verilog
学习笔记-1*///@`13//2017年6月6日/*1.1什么是
Verilog
HDL?
卡尔是正太
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2023-04-02 15:55
（196）
Verilog
HDL：使能的D触发器
（196）
Verilog
HDL：使能的D触发器1.1目录1）目录2）FPGA简介3）
Verilog
HDL简介4）
Verilog
HDL：使能的D触发器5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray
宁静致远dream
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2023-04-02 13:22
Verilog
HDL教程
fpga开发
Verilog
语法之运算符
本文转自知乎罗成的文章
Verilog
语法之四：运算符总的文章小白如何快速入门
Verilog
Verilog
HDL语言的运算符范围很广，其运算符按其功能可分为以下几类:算术运算符(+,－,×，/,％)赋值运算符
yijiancmy
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2023-04-02 13:23
FPGA: SPI-FLASH连续写方式2 （附完整工程）
最近学了野火FPGA基于SPI协议的Flash驱动控制，在连续写的实验中，有两种方式实现如下图(在野火FPGA
Verilog
实战指南截的图)在野火的教学视频里，只教了第一种实现方式。
阿里阿卡通
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2023-04-02 13:49
fpga开发
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