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Linux
#Verilog
VCS4 debug with DVE
1、重点讲解：在
verilog
源代码中嵌入VCD+系统函数，重点如testbench文件中。VCD文件是VCS产生的仿真波形文件，未经压缩，占用空间较大。VCD+是压缩后的波形文件。
酒后敲代码
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2023-04-16 09:17
fpga开发
FPGA万花筒之(十三）:
Verilog
连续赋值、过程赋值、过程性连续赋值
本文对
Verilog
连续赋值、过程赋值、过程性连续赋值进行了简要叙述。【嵌牛鼻子】FP
张俸玺20012100022
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2023-04-16 06:08
vivado学习——仿真
Verilog
的代码编写完成了，代码是否正确，需要经过仿真的验证。
学vivado的小鱼
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2023-04-15 19:08
【vim高亮】vim中设置
verilog
高亮和行数显示
在vim中设置
verilog
关键字高亮：在home目录下键入：vi~/.vimrc,进入vim的用户配置文件,vimrc是隐藏文件，直接ls不显示在.vimrc中编辑如下代码：syntaxon确定vim
薛定谔的小法斗
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2023-04-15 18:06
vim
linux
简单FPGA设计开发流程
一、建立工程、写代码File-New-
Verilog
HDLFile模块名、
verilog
文件名、工程名三者保持一致二、分配引脚菜单栏图标-PinPlanner菜单栏图标三、综合-映射-编译按顺序双击任务窗口编译完成后出现可下载到
阿瓦隆抵抗组织
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2023-04-15 18:00
verilog
第一个程序：LED闪烁
1//led闪烁测试模块2//使用外部50MHz晶振作为时钟，周期20ns3//亮灭周期1s4moduleled_test1(5clk,6rst_n,7led8);910inputclk;11inputrst_n;12outputled;131415reg[27:0]cnt;//定义一个计数器计时1617always@(posedgeclkornegedgerst_n)18if(!rst_n)19
weixin_33881140
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2023-04-15 16:54
牛客
Verilog
题目（4）——输入序列连续的序列检测（理解非阻塞和阻塞）
1.题目该题出自牛客27题最一开始的程序：（在vivado仿真程序，为了方便观看，将中间变量也作为输出）`timescale1ns/1nsmoduletest2(inputclk,inputrst_n,inputdata,outputregmatch,outputregnot_match,outputreg[5:0]adata,outputreg[2:0]num);always@(posedgec
小草莓爸爸
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2023-04-15 16:50
fpga开发
基于vivado（语言
Verilog
）的FPGA学习（4）——FPGA选择题总结（针对华为逻辑岗实习笔试）
基于vivado（语言
Verilog
）的FPGA学习（4）——FPGA选择题总结文章目录基于vivado（语言
Verilog
）的FPGA学习（4）——FPGA选择题总结1.消除险象2.建立时间和保持时间
小草莓爸爸
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2023-04-15 16:49
fpga开发
学习
牛客
Verilog
题目（3）——输入序列连续的序列检测
1.题目2.解法这题思路很简单，一个M位（这里是8）移位器，然后再将移位器的8位数和要求序列对比。这里对比条件是否需要延迟一个时钟，通过题目的实例看出：是需要延迟的。所以正确代码：`timescale1ns/1nsmoduletest2(inputclk,inputrst_n,inputa,outputregmatch,reg[7:0]adata);always@(posedgeclkornege
小草莓爸爸
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2023-04-15 16:49
fpga开发
基于vivado（语言
Verilog
）的FPGA学习（5）——跨时钟处理
基于vivado（语言
Verilog
）的FPGA学习（5）——跨时钟处理1.为什么要解决跨时钟处理问题慢时钟到快时钟一般都不需要处理，关键需要解决从快时钟到慢时钟的问题，因为可能会漏信号或者失真，比如：
小草莓爸爸
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2023-04-15 16:17
fpga开发
学习
硬件语言
Verilog
HDL牛客刷题day08 综合部分
1.JohnsonCounter1.题目：请用
Verilog
实现4位约翰逊计数器（扭环形计数器），计数器的循环状态如下。电路的接口如下图所示2.解题思路2.1一个简单的状态机的配置。
_She001
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2023-04-15 05:18
牛客刷题
Verilog
HDL
fpga开发
学习
Initial Block and Testbenches in
Verilog
PropertyofInitialBlock1.procedural:allstatementsbydefault,areexecutedsequentiallywithinanygivenblock2.notsynthesizable:usedonlyfordrivingsimulations3.pre-sim:executedattime0,beforeexecutinganyothersim
EverNoob
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2023-04-15 05:16
Logic
Design
Verilog
Hardware
verilog
单元测试
模块测试
Verilog
数码显示器00~99循环计数器电路
采用2位7段数码显示器设计一个00~99循环计数器电路。输入包括一个时钟输入端和一个低电平复位端，复位时输出88，两个输出分别控制高位和低位数码显示器。7位数码管显示器的结构图如下：a~g分别对应输出out中的0-7，由低位到高位，其中out0表示低位，out1表示高位。`timescale1ns/1ps////Company://Engineer:////CreateDate:2020/07/2
海绵笨笨
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2023-04-15 02:44
verilog
Verilog
0到99循环计数器
设计一个2位十进制的循环计数器，从0到99，然后再回到0.输出为out0和out1，分别表示十进制数的高位和低位。设计代码`timescale1ns/1psmoduleTest1030(clk,rst,out0,out1,data);inputclk;inputrst;output[3:0]out0;output[3:0]out1;output[7:0]data;reg[3:0]out0;reg[
海绵笨笨
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2023-04-15 02:44
verilog
简易交通灯控制器
Verilog
设计一个简单的交通灯控制器，他有5个状态，每个状态都具有可独立编程确定的时间参数（parameter），假设时钟频率为50Hz（如果仿真时间太长可以做适当的比例修改）。路口交通灯示意图设计代码`timescale1ns/1psmoduleTest1530(clk,reset,red1,yellow1,green1,red2,yellow2,green2);inputclk;inputreset;o
海绵笨笨
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2023-04-15 02:14
verilog
ASIC-WORLD
Verilog
（6）运算符
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-04-14 13:08
Verilog语法
fpga开发
Verilog
xilinx
altera
IC
System
Verilog
| UVM | 使用Objection管理仿真结束
今天来聊一聊所谓的Objection机制。Objection是UVM框架中用来同步不同组件的相同phase，以及决定当前测试用例什么时候结束(end-of-test)的机制，这也是用户在拿到UVM之后最直白的使用场景。本篇文章除了介绍Objection的工作原理和常规使用方式，还会介绍Objection的一些非常规用法。01、Objection工作原理为什么把同步phase或者说管理仿真结束的机制
IC观察者
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2023-04-14 10:33
IC设计
集成电路
硬件工程
fpga开发
数字IC验证工程师加班吗？工资高吗？一天是怎么样的呢?
但是最近和一些在校学生和刚入行的朋友们交流的时候，发现大多数人对数字IC验证工程师的具体工作不了解，甚至还停留在写
verilog
验证的阶段。
IC观察者
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2023-04-14 10:02
【数字IC手撕代码】
Verilog
轮询仲裁器|题目|原理|设计|仿真
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍
Verilog
固定优先级仲裁器一、前言二、题目三
myhhhhhhhh
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2023-04-14 09:18
数字IC手撕代码
fpga开发
verilog
fpga
硬件架构
芯片
【FPGA实验4】举重比赛机制
一、分析与
Verilog
代码真值表：ABCF00000010010001111000101111011111因而可以得到F=(A&&B)||(A&&C)||(B&&C)
Verilog
代码：modu
刘一五
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2023-04-14 08:26
#
FPGA学习笔记
fpga开发
Modelsim如何仿真ISE综合产生的NGC网表文件
netgen-ofmt
verilog
-simxxx.ngcyyy.vxxx.ngc是需要转换的ngc的名称，前缀可以修改yyy
一只迷茫的小狗
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2023-04-14 05:23
verilog
fpga开发
FPGA基础学习总结（一）——数字系统和FPGA（基本结构、组合时序逻辑、
Verilog
、避免锁存器生成、可综合与不可综合、流水线结构、查找表、降低FPGA功耗）
文章目录数字系统和FPGA1、数字系统的简单介绍1.1控制单元和数据通路1.2组合电路和时序电路1.2.1组合逻辑电路1.2.2时序逻辑电路锁存器Latch、触发器和寄存器带有异步复位，上升沿触发的触发器带有同步复位，上升沿触发的触发器带有同步复位和使能，上升沿触发的触发器带有异步复位和同步使能，上升沿触发的触发器锁存器移位寄存器1.3数字系统中数值的表示2、实现数字电路设计的几种方法对比2.1用
Fighting_XH
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2023-04-14 05:21
FPGA基础
modelsim仿真
数字通信
fpga开发
硬件工程
FPGA之时钟规划图解
时钟规划之时钟单元布局4.1BUFG4.2BUFH4.3BUFR4.4BUFIO五、时钟规划之时钟单元走线5.1BUFG->BUFH5.2BUFR->FF5.3BUFIO->FF一、前言对于vivado这类使用
verilog
知识充实人生
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2023-04-14 05:51
FPGA所知所见所解
fpga开发
时钟规划
时钟分布图
vivado
构建有符号加法器和有符号乘法器的经验
由于本人在一个项目中对ＡＤ采样得到的数据采用累加去噪时犯下低级错误，特意总结了一下
verilog
中如何使用有符号乘法和加法，希望对大家有所帮助，避免与我犯一样的错误。.
ku恼的小孩
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2023-04-13 23:24
zynq
Verilog
| 轮询仲裁
仲裁当多个源和用户需要共享同一资源时，需要某种仲裁形式，使得所有用户基于一定的规则或算法得到获取或访问共享资源的机会。仲裁方案严格优先级轮询根据优先级的差异，用户访问共享资源的机会也不同。低优先级的用户可能时钟无法得到资源。公平轮询公平的对待所有请求。所有用户获得均等的访问机会，不会有用户时钟无法得到资源。权重轮询兼顾了公平性和差异性。在一个轮询周期内，不同权重的用户会得到不同的访问次数。在一个轮
初雪白了头
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2023-04-13 23:47
Verilog
fpga开发
Vscode配置
Verilog
开发环境
一、插件安装在Vscode扩展中搜索
verilog
安装下面几个插件
Verilog
-HDL/System
Verilog
/BluespecSystem
Verilog
可实现功能：语法高亮（颜色较少）自动补全（
初雪白了头
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2023-04-13 23:17
农夫笔记
vscode
ide
编辑器
Verilog
| 二进制与格雷码
一、格雷码简介格雷码是一个叫弗兰克·格雷的人在1953年发明的，最初用于通信。格雷码是一种循环二进制码或者叫作反射二进制码。格雷码的特点是从一个数变为相邻的一个数时，只有一个数据位发生跳变，由于这种特点，就可以避免二进制编码计数组合电路中出现的亚稳态。格雷码常用于通信，FIFO或者RAM地址寻址计数器中。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为虽然二进制码可以直接由数/模转换器转换成
初雪白了头
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2023-04-13 23:17
Verilog
fpga开发
Verilog
| I2C详解与
Verilog
实现
一、I2C接口介绍1.1简介IIC(Inter-IntegratedCircuit)总线是一种由PHILIPS公司开发的两线式串行总线，是一种同步、半双工的通信总线，用于连接微控制器及其外围设备。I2C总线产生于在80年代，最初为音频和视频设备开发，如今主要在服务器管理中使用，其中包括单个组件状态的通信。例如管理员可对各个组件进行查询，以管理系统的配置或掌握组件的功能状态，如电源和系统风扇。可随时
初雪白了头
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2023-04-13 23:47
Verilog
fpga开发
Verilog
| 4位数值比较器
牛客上的一道题，记录一下这道题有两种思路：第一种是按位比较，列举出所有情况：modulecomparator_4(input[3:0]A,input[3:0]B,outputwireY2,//A>BoutputwireY1,//A=BoutputwireY0//ABoutputwireY1,//A=BoutputwireY0//A
初雪白了头
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2023-04-13 23:47
Verilog
fpga开发
Verilog
| 参数化模块调用
上接模块与端口一、概述在进行模块调用时，有时需要修改模块中的参数，这个时候就需要进行参数化模块调用。众所周知，参数都是有各自的作用域的。`define：作用->经常使用于定义常量能够跨模块、跨文件;范围->整个工程;defparam:作用->改写模块在端口声明时声明的参数,或模块实体中声明的参数；范围->作用于例化模块；parameter：作用->经常使用于模块间参数传递;范围->本module内
初雪白了头
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2023-04-13 23:17
Verilog
fpga开发
Verilog
| for语句的理解与使用
for语句在硬件里的使用并不频繁，一方面是因为for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢，for语句的使用就很占用硬件资源，另一方面是因为在设计中往往是采用时序逻辑设计用到for循环的地方不多。generatefor与alwaysfor用法与区别generatefor首先需要定义genvar，作为generate中的循环变量。generate语句中定义
初雪白了头
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2023-04-13 23:16
Verilog
fpga开发
verilog
学习：加法器
前言之前的文章《
verilog
学习:使用VCS仿真验证一个全加器》，示范了下全加器，这篇文章就展开说一下加法器。参考的视频有：【老邱数电】半加器与全加器基础单片机功能这么强，为什么还要组合逻辑器件？
杰之行
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2023-04-13 23:40
IC前端数字验证
verilog
verilog
Verilog
带符号的数值运算 加法
moduleTestBench( outputsigned[9:0]result1, outputsigned[9:0]result2, outputsigned[9:0]result3, output[9:0]result4, output[9:0]result5, output[9:0]result6, output[5:0]result7, output[5:0]result8, out
carldada
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2023-04-13 23:39
Verilog
Verilog
专题（八）有符号的加法器signed adder设计
前言对于
verilog
的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page本系列记录一些我觉得有价值的题目，希望通过这些题目可以对
Andy_ICer
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2023-04-13 23:07
HDLBits_Verilog
关于如何自学数字验证+System
Verilog
+UVM，该怎么进行？
明白数字电路运行的原理和一些基本的常识，这个时候推荐你看《数字电路基础》第二阶段在懂得了基础的数字电路原理和常识之后，你需要将该数字电路转换成实际的硬件，即需要用硬件描述语言去把这个电路给实现出来，市面上用的最多的还是
Verilog
程序员Marshall
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2023-04-13 21:31
UVM
芯片
Josh‘s Notes: System
Verilog
验证 (Part 3 — 过程语句和子程序)
文章目录1.过程语句2.任务、函数以及`void`函数3.任务和函数概述3.1.在子程序中移除`begin...end`4.子程序参数4.1.C语言风格的子程序参数4.2.参数的方向4.3.高级的参数类型4.4.参数的默认值4.5.采用名字进行参数传递4.6.常见的代码错误5.子程序的返回5.1.返回(`return`)语句5.2.从函数中返回一个数组6.局部数据存储6.1.自动存储6.2.变量的
Josh Gao
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2023-04-13 12:18
电子/通信工程师的修养
#
SystemVerilog
SystemVerilog
过程语句
子程序
在
verilog
中嵌入perl脚本
写了个可以处理嵌入到system
verilog
文件中的perl的脚本.#expand./embaded_perl.pl-e-itest.sv[-nochk]#clean.
殷泽润
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2023-04-13 03:41
systemverilog
perl
Vivado 下按键实验
由于按键按下时是低电平，需要取个反将其送给led灯，所以硬件设计如下图：实验步骤确定硬件设计，管脚对应关系用
verilog
实现实验原理硬件的设计添加管脚和
weixin_45090728
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2023-04-13 02:29
ZYNQ学习
fpga开发
【
Verilog
数字系统设计（夏雨闻）6-------模块的结构、数据类型、变量和基本运算符号2】
Verilog
数字系统设计（夏雨闻）6-------模块的结构、数据类型、变量和基本运算符号2常量数字参数型变量wire型reg型memory型
Verilog
HDL中总共有19种数据类型。
周猿猿
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2023-04-13 00:20
Verilog
数字系统设计（夏宇闻）
fpga开发
【
Verilog
数字系统设计（夏雨闻）5-------模块的结构、数据类型、变量和基本运算符号1】
Verilog
数字系统设计（夏雨闻）5-------模块的结构、数据类型、变量和基本运算符号1模块的结构模块的端口定义模块内容I/O说明的格式内部信号说明功能定义理解要点要点总结模块的结构
Verilog
周猿猿
·
2023-04-13 00:50
Verilog
数字系统设计（夏宇闻）
fpga开发
学习
2021秋招面试经验（器件方向转行数字IC设计）
2月下旬-4月初：先学习了夏宇闻老师的
Verilog
数字系统设计教程，然后学习了Modelsim的使用，将书中的代码写入Modelsim中并编写简单的Testbench进行验
lMaxwell
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2023-04-12 17:42
各类Round-Robin总结，含
Verilog
实现
1.FixedPriorityArbitrary固定优先级就是指每个req的优先级是不变的，即优先级高的先被处理，优先级低的必须是在没有更高优先级的req的时候才会被处理。所以转化为数学模型就是找出req序列中第一个为1的位置，然后将其转换为onehot。例如：req[3:0]=4'b1100==>grant[3:0]=4'b0100req[3:0]=4'b1010==>grant[3:0]=4'
henkekao
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2023-04-12 17:54
Round-Robin
Verilog
语言的循环语句示例详解
目录关键词：while,for,repeat,foreverwhile循环for循环repeat循环forever循环关键词：while,for,repeat,forever
Verilog
循环语句有4种类型
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2023-04-12 01:13
Verilog
语言关键字模块例化实例讲解
目录关键字：例化，generate，全加器，层次访问命名端口连接顺序端口连接端口连接规则用generate进行模块例化层次访问关键字：例化，generate，全加器，层次访问在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。命名端口连接这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺
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2023-04-12 01:13
Verilog
设计方法及流程详解
目录设计方法设计流程需求分析功能划分文本描述功能仿真（前仿真）逻辑综合布局布线时序仿真（后仿真）FPGA/CPLD下载或ASIC制造工艺生产设计方法
Verilog
的设计多采用自上而下的设计方法（top-down
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2023-04-12 01:25
Verilog
语言数据类型基础教程
目录线网（wire）寄存器（reg）向量整数，实数，时间寄存器变量数组存储器参数字符串线网（wire）
Verilog
最常用的2种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助
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2023-04-12 01:53
Verilog
语言表达式基本使用
目录表达式操作数操作符算术操作符关系操作符等价操作符逻辑操作符按位操作符归约操作符移位操作符拼接操作符条件操作符表达式表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。例如：a^b;//a与b进行异或操作address[9:0]+10'b1;//地址累加flag1&&flag2;//逻辑与操作操作数操作数可以是任意的数据类型，只是某些特定的语
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2023-04-12 01:52
Verilog
关键词的条件语句实例详解
目录关键词：if，选择器条件语句关键词：if，选择器条件语句条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。条件语句用关键字if和else来声明，条件表达式必须在圆括号中。条件语句使用结构说明如下：if(condition1)true_statement1;elseif(condition2)true_statement2;elseif(condition3)true_stateme
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2023-04-12 01:50
Verilog
8 种编译指令使用详解
目录
Verilog
编译指令define,undef`include`timescale`default_nettype`resetallcelldefine,endcelldefineunconnected_drive
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2023-04-12 01:19
Verilog
关键词的多分支语句实例详解
目录关键词：case，选择器case语句casex/casez语句关键词：case，选择器case语句是一种多路条件分支的形式，可以解决if语句中有多个条件选项时使用不方便的问题。case语句case语句格式如下：case(case_expr)condition1:true_statement1;condition2:true_statement2;……default:default_statem
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2023-04-12 01:18
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