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#Verilog
Verilog
基础之九、比较器实现
目录一、前言二、工程设计2.1设计代码2.2仿真结果一、前言比较器是数字电路中使用频率高的逻辑，器件通常也有自带的比较器IP核，本文通过
verilog
代码来实现。
知识充实人生
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2023-06-24 06:15
Verilog学习笔记
Vivado
FPGA所知所见所解
Verilog
比较器
modelsim
FPGA设计
Verilog
| 除法--试商法
试商法采用试商法实现除法运算，对于32位的除法，需要至少32个时钟周期才能得到除法结果。下面是试商法的一般过程。设被除数是m，除数是n，商保存在s中，被除数的位数是k，其计算步骤如下（为了便于说明，在此处将所有数据的最低位称为第1位，而不称为第0位）。1、取出被除数的最高位m[k]，使用被除数的最高位减去除数n，如果结果大于等于0，则商的s[k]为1，反之为0。2、如果上一步得出的结果是0，表示当
初雪白了头
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2023-06-23 21:02
Verilog
fpga开发
【FPGA】
Verilog
：时序电路设计 | 自循环移位寄存器 | 环形计数 | 扭环计数 | 约翰逊计数器
前言：本章内容主要是演示Vivado下利用
Verilog
语言进行电路设计、仿真、综合和下载示例：计数器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承
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2023-06-23 18:34
FPGA玩板子
fpga开发
Verilog
学习（1）：概念，模块，数据类型，运算符表达式
目标FPGAHHH环境配置quartusⅡhttps://www.bilibili.com/read/cv6688454vscode中编写代码：https://zhuanlan.zhihu.com/p/318366616用数电的思维去思考HDL计算机和通信系统的广泛采用了数字信号处理专用集成电路，比如滤波，变换，加密，编码，压缩等操作。对于那些对时间要求非常苛刻的数字信号处理，就需要设计一个专用的
AI路漫漫
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2023-06-23 14:01
FPGA冲冲冲
fpga开发
Josh 的学习笔记之
Verilog
（Part 2——
Verilog
语言基础）
文章目录1.两种设计方法（Top-Down和Bottom-Up）2.从
Verilog
实例出发2.1
Verilog
实例2.23种描述方法3.
Verilog
的基本词法4.模块和端口5.编译指令5.1```timescale
Josh Gao
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2023-06-23 14:31
电子/通信工程师的修养
#
Verilog
HDL
经验分享
Verilog
基础：表达式符号的确定
相关文章
Verilog
基础：位宽拓展和有符号数运算的联系
Verilog
基础：表达式位宽的确定（位宽拓展）
Verilog
基础：数据类型
Verilog
基础：case、casex、casez语句
Verilog
日晨难再
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2023-06-23 14:31
Verilog
fpga开发
前端
硬件工程
Verilog
HDL
数字IC
12.5 Hierarchical names （层次化名称）
Verilog
HDL描述中的每个标识符应具有唯一的分层路径名。模块的层次结构和项目的定义（如模块内的任务和命名块）应定义这些名称。
一只迷茫的小狗
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2023-06-23 14:29
verilog
FPGA
fpga开发
verilog
学习笔记（一）
verilog
语法介绍：一、词法约定模块：module（端口列表）；......endmodulemoduleT_FF(inputin,output
道枝jing
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2023-06-23 14:59
verilog学习笔记
fpga开发
PLD -
Verilog
基础
http://zh.wikipedia.org/wiki/
Verilog
#.E6.95.B0.E7.BB.84发展历史
Verilog
s是由Gateway设计自动化公司的工程师于1983年末创立的。
星克曼
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2023-06-23 14:29
PLD
Verilog
——hdb3编译码的层次化设计与实现
层次化设计数字电路屯根据模块层次不同有两种基本的结构设计方法:自底向上(Bottom-Up）的设计方法和自顶向下(Top-Down)的设计方法。1.自底向上自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存在的基本单元出发的，由基本单元构建高层单元，依次向上，直至构建系统。（有一些已经实现的模块搭建成一个系统）2.自顶向下从系统级开始，把系统分为基本单元，然后再把每个单元划分为下一
rοckman
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2023-06-23 14:27
fpga
fpga开发
verilog
| 一、基本概念与层次建模
一、基本概念-大小写：相关，关键字均为小写；-注释：同C语言，//为单行注释/*多行注释不允许再嵌套多行注释*/-操作符：同C，分单目、双目、三目；-数字声明：-指明位数：'-表示数字位宽度，表示位宽的数字前面加“-“（减号）表示其是一个负数，减号不能放于基数与数字之间。-基数格式有：十六进制（'h或'H）、十进制（'d或'D）、八进制（'o或'O）、二进制（'b或'B）-数字包含：0-9、a-f
J1FengZ
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2023-06-23 14:57
verilog
verilog
Verilog
基础：标识符的向上向下层次名引用
相关文章
Verilog
基础：表达式位宽的确定（位宽拓展）
Verilog
基础：表达式符号的确定
Verilog
基础：数据类型
Verilog
基础：位宽拓展和有符号数运算的联系
Verilog
基础：case、casex
日晨难再
·
2023-06-23 14:56
数字IC
数字IC
Verilog
HDL
硬件工程
fpga开发
前端
【
verilog
基础】用状态机解决交通灯问题
文章目录一、题目描述：用状态机设计两路交通灯，红灯持续30个clk，绿灯25个clk，黄灯5个clk思路：计数器加状态机二、题目描述：用状态机设计一路交通灯，时钟为1MHz，红灯持续30s，绿灯60s，黄灯5s代码1：分频方法（产生分频时钟）代码2：分频方法（利用倍频方法实现分频器）一、题目描述：用状态机设计两路交通灯，红灯持续30个clk，绿灯25个clk，黄灯5个clk思路：计数器加状态机1、
ReRrain
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2023-06-23 04:26
数字IC前端入门
fpga开发
数字IC
数字IC前端学习笔记：格雷码（含
Verilog
实现的二进制格雷码转换器）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：FIFO的
Verilog
日晨难再
·
2023-06-23 03:20
数字IC
前端
学习
fpga开发
Verilog
HDL
数字IC
数字IC前端学习笔记：FIFO的
Verilog
实现（一）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：格雷码（含
Verilog
日晨难再
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2023-06-23 03:19
数字IC
前端
fpga开发
硬件工程
Verilog
HDL
数字IC
数字IC前端学习笔记：跨时钟域信号同步
相关文章数字IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：FIFO的
Verilog
实现（一）数字
日晨难再
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2023-06-23 03:49
数字IC
前端
硬件工程
fpga开发
Verilog
HDL
数字IC
数字IC前端学习笔记：锁存器Latch的综合
相关文章数字IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：FIFO的
Verilog
实现（一）数字IC
日晨难再
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2023-06-23 03:49
数字IC
前端
硬件工程
fpga开发
Verilog
HDL
数字IC
数字IC前端学习笔记：仲裁轮询（三）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：格雷码（含
Verilog
日晨难再
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2023-06-23 03:48
数字IC
前端
硬件工程
fpga开发
数字IC
Verilog
HDL
System
Verilog
logic、wire、reg数据类型详解
在
Verilog
中，wire和reg是最常见的两种数据类型，也是初学者非常容易混淆的概念。System
Verilog
的一大改进是支持logic数据类型，它在多数时候可以不加区分地替代wire和reg。
一只迷茫的小狗
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2023-06-23 00:48
verilog
FPGA
fpga开发
【
verilog
基础】时钟无毛刺切换电路 Clock Glitch Free
文章目录一、时钟切换电路：容易产生毛刺二、时钟无毛刺切换电路：在S端增加一些控制通路三、异步时钟无毛刺切换电路：使用同步电路解决亚稳态问题四、真题题目解答一、时钟切换电路：容易产生毛刺1、在芯片运行时经常需要切换时钟源，通常的实现方式是：通过mux来选择不同的时钟源输出2、这两个时钟在频率上可能完全不相关，也可能成倍数关系。不管是哪种情况，都有可能在开关门控时产生毛刺（Glitch）3、由于SEL
ReRrain
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2023-06-22 22:27
数字IC前端入门
数字IC
笔试
【FPGA】译码器、计数器及数码管显示
写在前面万万没想到最后去了FPGA岗位，但是FPGA只在研一学过，确实忘得差不多了，因此从头把东西过亿边这是某本书上的第一章节，感觉写的还是挺不错的，大概看了一下让我回想起很多知识，个人感觉比较适合学习了
Verilog
STATEABC
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2023-06-22 20:45
混口饭吃的FPGA
fpga开发
嵌入式硬件
2.tessent命令学习笔记
1.write_design：以
verilog
netlist的格式将当前设计写入指定文件中。-output_directory，指定输出目录。
窗外的布谷鸟
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2023-06-22 13:19
笔记
学习
fpga开发
Verilog
基础之八、多路选择器实现
一、前言选择器在FPGA中是基础的组成部分，英文全称为Multiplexer，为一个多输入单输出的结构。以器件xc7k480tffv1156为例，在slice中，也可以看到F7AMUX，F8MUX，这两个MUX都是二输入单输出的选择器。二、工程实现以8-1选择器，8输入为例进行设计2.1设计代码moduleMUX(sel,in,out );input[2:0]sel;input[7:0]in;ou
知识充实人生
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2023-06-22 09:34
Vivado
FPGA所知所见所解
Verilog学习笔记
fpga开发
Verilog
多路选择器
modelsim
Verilog
基础之六、编码器实现
目录一、前言二、编码设计2.1设计代码2.2仿真结果一、前言编码是将其他信号，如图像，文字等用其他形式表示，通常针对计算机时指用二进制表示，对人通常是用十进制表示，像用十进制数表示温度，身高等，都可看作编码的过程。在电路中，编码是将数量为2的N次方的信号转换为N位2进制输出。根据编码信号中是否允许逻辑为1的个数大于1分为普通编码器和优先编码器，普通编码器上每个要编码的信号只有1位为1，优先编码器可
知识充实人生
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2023-06-22 09:04
Vivado
Verilog学习笔记
FPGA所知所见所解
Verilog
编码器
modelsim
Verilog
基础之七、译码器实现
目录一、前言二、工程实现2.1工程代码2.2仿真结果2.3参考一、前言译码器的实现为编码器的逆过程，以3-8译码器为例，真值表如下。二、工程实现实现同时使用for循环和case两种方式。2.1工程代码moduleDecoder(in,out,out_case);input[2:0]in;outputreg[7:0]out,out_case;integeri;always@(in)begin f
知识充实人生
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2023-06-22 09:04
Verilog学习笔记
Vivado
FPGA所知所见所解
fpga开发
Verilog
译码器
modelsim
SVA介绍(一）
SVA是一种描述性语言，可以完美的描述时序相关的状况，内部也提供了若干内嵌函数方便我们调用.SVA代码可以直接添加到
verilog
代码内，通过宏隔开；如果想把SVA与代码分开，就需要验证人员独立搭建验证模块
weixin_39662684
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2023-06-22 03:28
VCS
SVA
dc综合与pt静态时序分析(中文)_Design Compiler Lab自制中文视频分享（B站）
源自：微信公众号“数字芯片实验室”DesignCompiler是业界主流的逻辑综合工具，用来将可综合的RTL代码（VHDL、
Verilog
、System
verilog
）综合成和特定工艺库相关的门级网表，
weixin_39966644
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2023-06-22 03:28
ICC图文流程——(一)数据准备Data Setup
ICC数据准备文件主要基于ICC_lab2010的学习查找资料的总结非库文件：·ICC启动环境设置文件：.synopsys_dc.setup·
Verilog
门级网表·时序约束文件.sdc库文件：·milkyway
ChuYC292
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2023-06-22 01:54
IC数字后端
GPT-4 加持芯片设计开发速度
经过专门训练的工程师将编写成硬件语言（HDL），例如
Verilog
，以创建允许硬件执行其
ejinxian
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2023-06-22 01:14
GPT4
芯片
【NiosII学习】第七篇、自定义PWM的IP核
PWM_IP核的写法第二部分、新建QuartusII工程1、注意第三部分、添加自己的IP核1、添加自己IP核的详细步骤第四部分、修改别人的软核1、调用自己的IP核详细步骤第五部分、编写Quartus中的
verilog
大屁桃
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2023-06-21 16:38
FPGA的学习之旅
fpga
【NiosII学习】第五篇、TIMER定时器中断
你要会的寄存器的使用方法第二部分、新建QuartusII工程1、注意第三部分、修改别人软核1、添加定时器IP核详细步骤2、添加控制LED的PIOIP核步骤3、复制生成的LED端口第四部分、编写Quartus中的
verilog
大屁桃
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2023-06-21 16:08
FPGA的学习之旅
fpga
【NiosII学习】第四篇、USART串口收发
目录第一部分、新建QuartusII工程1、注意第二部分、修改别人软核1、添加UART核的详细步骤第三部分、编写Quartus中的
verilog
代码1、详细步骤2、
verilog
代码：第四部分、编写Ecplise
大屁桃
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2023-06-21 16:38
FPGA的学习之旅
fpga
HDLBits自学笔记3:
Verilog
language.Modules Hierarchy
Modules在顶层模块中实例化模块mod_a，其端口描述：modulemod_a(inputin1,inputin2,outputout);moduletop_module(inputa,inputb,outputout);//按信号名称连线mod_au1(.in1(a),.in2(b),.out(out));//按信号位置连线//mod_au2(a,b,out);endmoduleConnec
学习就van事了
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2023-06-21 11:58
HDLBits
fpga开发
HDLBits自学笔记2:
Verilog
language.Vector
Vectors建立一个电路，有一个3bit输入，输出这个向量，并将其分割为三个单独的1bit信号输出，电路图如下：moduletop_module(inputwire[2:0]vec,outputwire[2:0]outv,outputwireo2,outputwireo1,outputwireo0);assignoutv=vec;assign{o2,o1,o0}=vec;endmoduleVec
学习就van事了
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2023-06-21 11:57
HDLBits
fpga开发
HDLBits自学笔记1:Getting Started +
Verilog
language.Basic
GettingStarted输出1moduletop_module(outputone);assignone=1'b1;endmoduleOutputZero输出0moduletop_module(outputzero);assignzero=1'b0;endmoduleSimplewire建立一个模块将out和in连线moduletop_module(inputin,outputout);ass
学习就van事了
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2023-06-21 11:27
HDLBits
fpga开发
HDLBits自学笔记4:
Verilog
language.Procedures + More
Verilog
Features
ProceduresAlwaysblocks(combinational)建立一个与门，用assign语句和always语句moduletop_module(inputa,inputb,outputwireout_assign,outputregout_alwaysblock);assignout_assign=a&b;always@(*)beginout_alwaysblock=a&b;ende
学习就van事了
·
2023-06-21 11:55
HDLBits
fpga开发
基于STM32 ARM+FPGA的电能质量分析仪方案（二）软件设计
FPGA+ARM控制部分包括
Verilog
HDL硬件描述语言和C语言的开发。FPGA部分主要控制AD7606模数转换、数字三相锁相环和FFT谐波计算模块、SDRAM控制器的设计、FSMC接口模块等。
深圳信迈科技DSP+ARM+FPGA
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2023-06-21 10:44
电力应用
fpga开发
Vivado 下 LED 流水灯实验
目录Vivado下LED流水灯实验1、实验简介2、实验环境3、实验原理3.1、LED硬件电路3.2、程序设计4、Vivado工程4.1、创建工程8.选择所用的FPGA器件4.2、编写流水灯的
verilog
OliverH-yishuihan
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2023-06-21 05:40
FPGA学习-实战
fpga开发
FPGA基础知识-编程语言接口
目录学习目标：学习内容：1.PLI的使用2.PLI任务的连接和调用3.内部数据的获取4.PLI库子程序学习时间：学习产出：学习目标：解释在
Verilog
仿真中如何使用PLI子程序。描述PLI的用途。
第二层皮-合肥
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2023-06-20 23:42
FPGA设计-基础篇
fpga开发
Verilog
学习（SPI协议的Flash驱动控制）
目录一、SPI通信协议1.1SPI物理层1.2SPI协议层二、实战2.1SPI控制FLASH实现全擦除代码编写2.2上板验证一、SPI通信协议1.1SPI物理层SPI通信模式为主-从模式，分为一主一从、一主多从：片选线CS用于主机选择对应的从机进行通信，片选线置低电平为通信开始信号，被拉高则为开始信号。1.2SPI协议层SPI协议有四种通信模式（通过CPOL和CPHA控制），其中CPOL控制当没有
Patarw_Li
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2023-06-20 18:42
FPGA学习
Verilog学习
学习
fpga开发
笔记
Verilog
学习笔记（FIFO IP核的使用）
一、IP核简介多比特数据跨时钟域处理：前后带宽不同步：同步fifo读写受同一个时钟控制；异步fifo读写受不同时钟控制。二、IP核配置这里可以配置读写时钟是否使用同一个：这里可以配置fifo的属性，普通模式下，读出的数据会滞后读请求信号一个时钟周期；先出数据模式下，读请求信号发生的同时会有数据输出。
Patarw_Li
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2023-06-20 18:12
FPGA学习
学习
笔记
fpga开发
Verilog
学习笔记（串口RS232，基于野火教程）
目录一、串口简介二、设计与实现串口数据回环顶层模块设计串口接收模块uart_rx串口发送模块uart_tx顶层模块rs32_top三、上板验证一、串口简介其中SPI和I2C为同步通信接口，双方时钟频率相同。而UART属于异步通信接口，没有统一时钟，靠起始位和终止位来接收数据。上图为串口的通信方式，可以同时收发（全双工通信）。其中rx负责接收，tx负责发送，每次发送10bit数据（起始位+8bit数
Patarw_Li
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2023-06-20 18:12
FPGA学习
Verilog学习
学习
笔记
fpga开发
DC LAB5
文章目录1.逻辑综合1.1查看CPU核心数1.2启动DC1.3set_svfSTOTO.svf(formality用于做逻辑等价性验证)1.4read、link、checkdesign1.4.1read_
verilog
STOTO.v1.4.2current_designSTOTO1.4.3link1.4.4checkdesign1.4.5listofdesignsandlibrariesinmem
晨曦backend
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2023-06-20 16:15
逻辑综合&DC
LAB
FLOW
DC
LAB
逻辑综合
数字IC所用软件及IP分类
数字IC所用软件及IP分类Synopsys--新思科技VCS-
Verilog
CompileSimulaterVerdiICC/ICC2--布局布线工具Starrc--寄生参数提取工具DC/Synplify2015
晨曦backend
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2023-06-20 16:44
数字后端
fpga开发
Verilog
编程规范
目录
Verilog
编程规范1、编程规范重要性2、工程组织形式4、输入输出定义5、parameter定义6、wire/reg定义7、信号命名8、always块描述方式9、assign块描述方式10、空格和
OliverH-yishuihan
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2023-06-19 18:14
fpga开发
dsp开发
嵌入式硬件
硬件工程
HDL抽象等级 仿真模型 网表 delay speicfy与sdf
1.HDL硬件描述语言抽象分级HDL这里主要说
verilog
在描述硬件电路时分为三个抽象级别行为级模型：主要用于testbench，着重系统行为和算法，不在于电路实现，不可综合（常用描述有initial
cy413026
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2023-06-19 15:13
gate-level和rtl
Verilog
| 基4 booth乘法器
上接乘法器介绍原理跟基2的算法一样，假设A和B是乘数和被乘数，且有：A=(a2n+1a2n)a2n−1a2n−2…a1a0(a−1)B=b2n−1b2n−2…b1b0\begin{align}A=&(a_{2n+1}a_{2n})a_{2n−1}a_{2n−2}…a_1a_0(a_{−1})\\B=&b_{2n−1}b_{2n−2}…b_1b_0\end{align}A=B=(a2n+1a2n)a
初雪白了头
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2023-06-19 08:39
Verilog
fpga开发
fpga can控制器
Verilog
altera、xilinx工程
fpgacan控制器
Verilog
，节省你的电路板面积…altera、xilinx工程均提供…标准帧、扩展帧均提供…提供仿真激励文件testbench资料包清单：1.程序：altera/xilinx工程代码
「已注销」
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2023-06-19 05:56
fpga开发
聊聊System
verilog
中的function in constraints
有些情况下，constraint不能简单用一行来表达，而是需要复杂的计算，如果都写到constraintblock内部就比较复杂，而且很乱，这时候可以调用functions来约束随机变量。在constraint内调用function就称为”functioninconstraints”。它的格式如下：constraintconstraint_name{rand_var==function_call(
谷公子的藏经阁
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2023-06-19 00:35
SystemVerilog
Systemverilog
function
constraint
求解
randomize
System
verilog
中的Driving Strength讲解
在system
verilog
中，net用于对电路中连线进行建模，drivingstrength(驱动强度)可以让net变量值的建模更加精确。
谷公子的藏经阁
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2023-06-19 00:34
SystemVerilog
Systemverilog
drive
strength
Net
strength
level
多驱动
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