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Linux
#Verilog
Verilog
参数Parameter篇
先说Parameters的三大分类分别是，ModuleParameter,LocalParameter以及SpecifyParameter。1.ModuleParameter：模块参数的声明语法是： 1)parameter [signed] [range] identifier=constant_mintypmax_expression 2)parameter {integer|real|
blanklog
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2023-08-01 01:16
FPGA学习积累
Verilog
Verilog参数
Verilog语法
【
Verilog
】parameter
parameter用来定义常量，不允许在运行时修改它的值，即不能在组合逻辑或者时序逻辑中对其进行赋值。parameter声明parameter可以写在模块头部，也可以写在模块内部：modulefifo#(parameterMSB=3,LSB=0,DEPTH=4)(port_list);item;endmodulemodulefifo(port_list);parameterMSB=3,LSB=0,
流心芝士挞
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2023-08-01 01:45
Verilog
verilog
【前端设计】尝试一文搞懂
verilog
parameter的全部细节
这里是尼德兰的喵·芯片设计相关文章，欢迎您的访问！如果文章对您有所帮助，期待您的点赞收藏！让我们一起为成为芯片前端全栈工程师而努力！一个参数的标准定义呢应该是这样的：parametertyperangename=value;也就是说一个标准的参数呢是有以下四个属性的：type类型，range位宽/区间，name名字和value数值。实际操作中呢，除了名字和数值其他两个是可以省略的，比如下面这些参数
尼德兰的喵
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2023-08-01 01:15
芯片前端设计
verilog
芯片
verification
IC
【面试题】与通义千问的芯片前端设计模拟面试归纳
在芯片前端设计中，常用的编程语言包括C、C++、
Verilog
和SystemC等。这些编
尼德兰的喵
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2023-07-31 16:39
前端面经
面试
职场和发展
verilog
芯片
systemverilog
Verilog
语法学习——LV2_异步复位的串联T触发器
LV2_异步复位的串联T触发器题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/oj?
灵风_Brend
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2023-07-31 12:57
Verilog语法学习
学习
fpga开发
牛客网
Verilog
刷题——VL48
牛客网
Verilog
刷题——VL48题目答案题目 在data_en为高期间，data_in将保持不变，data_en为高至少保持3个B时钟周期。表明，当data_en为高时，可将数据进行同步。
锅巴不加盐
·
2023-07-31 11:52
牛客刷题
fpga开发
Verilog
跨时钟域处理
牛客网
Verilog
刷题——VL50
牛客网
Verilog
刷题——VL50题目答案题目 请编写一个模块，实现简易秒表的功能：具有两个输出，当输出端口second从1-60循环计数，每当second计数到60，输出端口minute加一，一直到
锅巴不加盐
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2023-07-31 11:22
牛客刷题
fpga开发
Verilog
牛客网
Verilog
刷题——VL49
牛客网
Verilog
刷题——VL49题目解析答案题目 从A时钟域提取一个单时钟周期宽度脉冲，然后在新的时钟域B建立另一个单时钟宽度的脉冲。
锅巴不加盐
·
2023-07-31 11:22
牛客刷题
fpga开发
Verilog
跨时钟域处理
牛客网
Verilog
刷题——VL45
牛客网
Verilog
刷题——VL45题目解析答案题目 请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。
锅巴不加盐
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2023-07-31 11:51
牛客刷题
fpga开发
Verilog
异步FIFO
基于Cyclone V SoC利用HLS实现卷积手写体数字识别设计
技术实现三层卷积两层池化两层全连接推理运算的手写体数字识别设计硬件环境：CycloneVSoC开发板SD卡电脑软件环境：Windows11Quartusprime18EclipseDS-5MobaXtermi++编译环境HLS工具语言：C
Verilog
HDL
ppqppl
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2023-07-31 09:33
Verilog
语法学习——LV3_奇偶校验
LV3_奇偶校验题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/oj?
灵风_Brend
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2023-07-30 21:30
Verilog语法学习
学习
fpga开发
Verilog
语法学习——边沿检测
边沿检测代码moduleedge_detection_p(inputsys_clk,inputsys_rst_n,inputsignal_in,outputedge_detected);//存储上一个时钟周期的输入信号regsignal_in_prev;always@(posedgesys_clkornegedgesys_rst_n)beginif(!sys_rst_n)signal_in_pre
灵风_Brend
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2023-07-30 17:07
Verilog语法学习
学习
fpga开发
** Error: (vlog-13067) c:\Users\wsj\Desktop\����ģ��.v(1.19): Syntax error, unexpected non-printable
1、项目场景：在写
verilog
测试文档用于对项目仿真时报：**Error:(vlog-13067)c:\Users\wsj\Desktop\����ģ��.v(1.19):Syntaxerror,unexpectednon-printablecharacterwiththehexvalue
混子王江江
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2023-07-30 14:03
FPGA
fpga开发
Verilog
语法学习——LV6_多功能数据处理器
LV6_多功能数据处理器题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/oj?
灵风_Brend
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2023-07-30 06:12
Verilog语法学习
学习
fpga开发
VCS和Verdi联合仿真的Makefile脚本编写
listfilecomsimverdicleanlistfile:find-name"*.sv">filelist.fcom:vcs-full64-cppg++-4.8-ccgcc-4.8-LDFLAGS-Wl,--no-as-needed-s
verilog
-debug_access-timescale
FPGA硅农
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2023-07-30 06:41
数字IC设计
VCS
Verdi
IC
【vim 学习系列文章 2 - vim 常用插件配置】
常用插件推荐1.1.3vimLeaderf1.1.4vimripgrep工具1.1.5vimLeaderf配合rg1.1.6vimautocmd配置1.2其它类型文件vimrc配置1.2.1System
Verilog
vimrc
CodingCos
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2023-07-30 02:34
#
vim
学习系列文章
vim
vim
插件
plugin
fzf.vim
supertab
undotree
ripgrep
报错解决：Unable to find a `./myhdl.vpi‘ module on the search path.以及 %1 is not a valid Win32 application
问题产生在学习
Verilog
进行FFT的时候，从GitHub上找到了一个相关代码fft-dit-fpga。
A91A981E
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2023-07-29 23:54
Verilog/FPGA
笔记
fpga开发
Verilog
仿真与验证 MATLAB —— 利用MATLAB对
Verilog
进行仿真验证
Verilog
仿真与验证MATLAB——利用MATLAB对
Verilog
进行仿真验证
Verilog
是一种硬件描述语言，通常用于数字电路设计。在设计过程中，需要对设计的电路进行仿真和验证以确保其正确性。
m0_47037246
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2023-07-29 21:44
matlab
fpga开发
开发语言
Verilog
语法学习——LV4_移位运算与乘法
LV4_移位运算与乘法题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/oj?
灵风_Brend
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2023-07-29 20:56
Verilog语法学习
fpga开发
Verilog
语法学习——LV7_求两个数的差值
LV7_求两个数的差值题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/oj?
灵风_Brend
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2023-07-29 20:56
Verilog语法学习
学习
fpga开发
Verilog
-- 无符号整数除法器
Verilog
--无符号整数除法器（一）
verilog
中的除法-开发者博客n位的触发器，如果按照此方法，寄存器模式，需要n拍完成
gaoxcv
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2023-07-29 19:23
fpga开发
Introduction to
Verilog
Sources:EdittedandpaddedGPTcontent;ifyoupreferhumansources:
Verilog
DataTypesThisarticlefocuson
Verilog
asaprogramminglanguage
EverNoob
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2023-07-29 12:55
verilog
硬件工程
Verilog
语法学习——LV10_使用函数实现数据大小端转换
LV10_使用函数实现数据大小端转换题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/
灵风_Brend
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2023-07-29 08:58
Verilog语法学习
学习
fpga开发
Verilog
语法学习——LV9_使用子模块实现三输入数的大小比较
LV9_使用子模块实现三输入数的大小比较题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam
灵风_Brend
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2023-07-29 08:58
Verilog语法学习
学习
fpga开发
Verilog
语法学习——LV8_使用generate…for语句简化代码
LV8_使用generate…for语句简化代码题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com
灵风_Brend
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2023-07-29 08:28
Verilog语法学习
fpga开发
Verilog
语法学习——LV5_位拆分与运算
LV5_位拆分与运算题目来源于牛客网[牛客网在线编程_
Verilog
篇_
Verilog
快速入门(nowcoder.com)](https://www.nowcoder.com/exam/oj?
灵风_Brend
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2023-07-29 08:55
Verilog语法学习
学习
fpga开发
empty module导致的lvs问题
write_
verilog
时-excludeempty_modules即可这里也分享一下ICC2writelvsnetlist的命令write_
verilog
-exclude{scalar_wire_declarationsleaf_module_declarationsempty_moduleswell_tap_cellsfiller_cellssupply_statements
拾陆楼
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2023-07-29 01:47
Verification
后端
学习
ad+硬件每日学习十个知识点（10）23.7.21
文章目录1.
verilog
新建文件夹结构2.怎么在quartus2里新建工程？3.如果在quartus2新建工程后，发现器件选择错误，怎么修改？4.在quartus2新建工程后，怎么新建文件编写程序？
阿格在努力
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2023-07-28 15:04
硬件学习
学习
fpga开发
Verilog
| if语句和case语句
if语句和组合逻辑下的case语句，他们的条件是有优先级的，从上到下优先级递减，每多一个条件就会多消耗一个二选一多路器，很浪费资源；优先级：ifelse结构if的优先级最高；多if结构最后一个if优先级最高。always_combif(sel==2'b11)d=a;elseif(sel==2'b10)d=b;elsed=c;always_combcase(sel)2'b11:d=a;2'b10:d
初雪白了头
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2023-07-28 15:34
Verilog
fpga开发
Verilog
| 多语言交互接口
PLI
Verilog
中使用编程语言接口PLI（ProgramLanguageInterface）编程语言接口来和C语言程序交互，它提供了一套C语言函数，我们可以调用这些集成函数编写软件C程序。
初雪白了头
·
2023-07-28 15:33
Verilog
fpga开发
Verilog
| Round_Robin_Arbiter
重写了权重轮询仲裁，添加lock输入信号，表示请求方收到了仲裁许可，在对应的lock拉低之前，仲裁器不可以开启新的仲裁。GenericsGenericnameTypeValueDescriptionN4PortsPortnameDirectionTypeDescriptionclkinputrst_ninputrequestinput[N-1:0]lockinput[N-1:0]grantoutp
初雪白了头
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2023-07-28 15:30
Verilog
fpga开发
【FPGA编程：伪双口RAM（二）】——基于
Verilog
的伪双口RAM实现
【FPGA编程：伪双口RAM（二）】——基于
Verilog
的伪双口RAM实现在FPGA编程中，伪双口RAM是一种常见的存储器类型。在之前的文章中，我们已经介绍了伪双口RAM的概念和基本实现原理。
code_welike
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2023-07-28 02:36
fpga开发
matlab
Sublime Text 4加载
Verilog
语法环境及Vivado关联Sublime
SublimeText4加载
Verilog
语法环境1.首先要安装Sublime的灵魂插件PackageControl。
kejingwen64
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2023-07-27 14:07
sublime
text
verilog
fpga
实验报告-Sublime配置默认语法，以配置
Verilog
语法为例
实验报告-Sublime配置默认语法，以配置
Verilog
语法为例1，下载
Verilog
语法环境2，Sublime配置语法工作环境，以
Verilog
语法环境为例。
向兴
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2023-07-27 13:05
数字IC前端设计工程师进修之路
sublime
text
编辑器
第一次编程测试（分频器）
verilog
代码实现在这
南风bu知意
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2023-07-27 00:34
FPGA学习
fpga开发
Verilog
学习之路（三）——牛客刷题篇
1.输入序列连续的序列检测题面[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-kJH9kHFH-1690301233803)(https://s2.loli.net/2023/07/26/HJPXR2mhbaVCG6d.png)]思路对于序列检测题目，常规的解法有两种：状态机法和序列缓存对比法。状态机法的过程类似于：在初始状态中，先判断第一位是否符合，若符合则进入下一
码尔泰
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2023-07-26 15:19
FPGA
Verilog
学习
fpga开发
笔记———iic模块化实验
iic使用
Verilog
实现和单片机一样的效果的第一步成功，类似这个样子。
还行~
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2023-07-26 14:39
笔记
笔记
Linux 系统下 “
Verilog
” 编程配置
文章目录简介
Verilog
HDLI
verilog
Gtkwave环境搭建软件的安装Vim之
Verilog
语法高亮配置简单的计数器示例计数器程序的编写仿真测试简介
Verilog
HDL
Verilog
HDL是一种用于设计数字电路的硬件描述语言
물の韜
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2023-07-26 13:37
FPGA系列
软件工具的使用系列
linux
学习
fpga开发
System
Verilog
第2章：数据类型
在
Verilog
中,初学者经常分不清reg和wire两者的区别。应该使用它们中哪一个来驱动端口?连接不同模块时又该如何做?
一只迷茫的小狗
·
2023-07-26 13:06
verilog
FPGA
fpga开发
System
Verilog
第3章过程语句和子程序
3.1过程语句System
verilog
从C和C++中引入了很多操作符和语句。你可以在for循环中定义循环变量,它的作用范围仅限于循环内部,从而有助于避免一些代码漏洞。
一只迷茫的小狗
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2023-07-26 13:06
FPGA
开发语言
vcs仿真vhdl和
verilog
语言混合仿真的问题
当用vcs对vhdl和
verilog
语言混合仿真时，遇到
verilog
语言的模块的信号无dump波形，解决方法:在vcs仿真脚本中加入debug_access+all就可以仿真出波形。
罐头说
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2023-07-26 00:10
超详细-Vivado配置Sublime+Sublime实现
Verilog
语法实时检查
Sublime3.2环境变量添加3.3环境变量验证3.4Vivado设置3.5配置验证3.6解决Vivado配置失败问题四、Sublime配置4.1Sublime安装PackageControl4.2Sublime安装
Verilog
知识充实人生
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2023-07-25 21:45
Vivado
常用软件工具
sublime
sublime
text
编辑器
Vivado
verilog语法检查
高亮显示
缩进
【
Verilog
】握手信号实现跨时钟域数据传输-handshake
文章目录handshake握手电路使用握手信号实现跨时钟域数据传输接口信号图题目描述解题思路代码设计数据发送模块data_driver数据接收模块data_receivertestbench波形handshake握手电路跨时钟域处理是个很庞大并且在设计中很常出现的问题握手(handshake)是用来处理信号跨时钟域传递的一个有效的方法使用握手协议方式处理跨时钟域数据传输，只需要对双方的握手信号（r
秃头仔仔
·
2023-07-25 19:22
数字芯片研发
#
Verilog
fpga开发
Verilog
IC
handshake
嵌入式硬件
【
Verilog
】汉明码
文章目录汉明码定义校验位个数编码规则一个例子编码解码C++实现功能编写测试结果
Verilog
实现.v功能代码testbench波形汉明码定义在传输的信息流中插入验证码，侦测单一比特错误只能发现和修正一位错误
秃头仔仔
·
2023-07-25 19:22
数字芯片研发
#
Verilog
c++
Verilog
汉明码
编码与解码
【
Verilog
】乒乓操作
文章目录乒乓操作乒乓操作简单介绍乒乓操作的处理流程代码参考功能代码testbench波形文件乒乓操作应用场景何时考虑使用乒乓操作乒乓操作的三个优点具体实现分析不间断地处理数据，无缝缓冲与处理可以节约缓冲区空间用低速模块处理高速数据流乒乓操作乒乓操作简单介绍乒乓操作常用于数据流的控制处理，在流水处理中，完成数据的无缝缓冲和处理典型乒乓操作示例图乒乓操作的处理流程输入数据流通过“输入数据选择单元”将数
秃头仔仔
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2023-07-25 19:46
数字芯片研发
#
Verilog
fpga开发
数字芯片
乒乓操作
Verilog
FPGA——
verilog
实现格雷码与二进制的转换
文章目录一、格雷码简介二、二进制转格雷码三、格雷码转二进制四、仿真一、格雷码简介格雷码是一种循环二进制码或者叫作反射二进制码。跨时钟域会产生亚稳态问题（CDC问题）：从时钟域A过来的信号难以满足时钟域B中触发器的建立时间和保持时间，输入与clk的变化不同步而导致了亚稳态。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入
漠影zy
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2023-07-25 12:48
fpga开发
FPGA学习——实现任意倍分频器（奇数/偶数倍分频器均可实现）
文章目录一、分频器二、
Verilog
实现任意倍分频器2.1、
Verilog
源码2.2、仿真文件三、仿真波形图一、分频器在FPGA（可编程逻辑门阵列）中，分频器是一种用于将时钟信号的频率降低的电路或模块。
鸡腿堡堡堡堡
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2023-07-25 12:48
fpga开发
学习
N位分频器的实现
N位分频器的实现一、目的使用
verilog
实现n位的分频器，可以是偶数，也可以是奇数二、原理FPGA中n位分频器的工作原理可以简要概括为:分频器的作用是将输入时钟频率分频,输出低于输入时钟频率的时钟信号
辣子鸡味的橘子
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2023-07-25 08:07
fpga开发
数字IC经典电路（4）——经典滤波器的实现（滤波器简介及
Verilog
实现）
数字IC经典电路（4）—经典数字滤波器（滤波器简介及
verilog
实现）写在前面的话数字滤波器分类经典数字滤波器FIR滤波器FFT—FIR滤波器并行FIR滤波器串行FIR滤波器CIC滤波器卡尔曼滤波器总结参考资料写在前面的话数字滤波器一般可以分为两类
IC_Brother
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2023-07-25 07:19
数字IC设计
fpga开发
数字IC经典电路（3）——经典除法器的实现（除法器简介及
Verilog
实现）
除法器简介及
Verilog
实现写在前面的话除法器分类经典除法器8bit并行除法器8bit无符号二进制除法器非恢复余数除法器恢复余数除法器SRT除法器查找表除法器Radix-2除法器阵列除法器总结写在前面的话除法器是一种用于执行除法运算的电路或器件
IC_Brother
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2023-07-25 07:48
数字IC设计
fpga开发
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