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#Verilog
【【
verilog
典型电路设计之复数乘法器】】
verilog
典型电路设计之复数乘法器典型电路设计之复数乘法器复数乘法的算法是：设复数x=a+bi;y=c+di;则复数乘法结果x.y=(a+bi)(c+di)=(ac-bd)+i(ad+bc)复数乘法器我们可以将复数
ZxsLoves
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2023-08-15 21:12
Verilog学习系列
fpga开发
数字集成电路设计（六、
Verilog
HDL高级程序设计举例）
文章目录1.数字电路系统设计的层次化描述方式1.1Bottom-Up设计方法1.2Top-Down设计方法2.典型电路设计2.1加法器树乘法器2.1.1改进为两级流水线4位加法器树乘法器2.2Wallace树乘法器2.3复数乘法器2.4FIR滤波器的设计2.5存储器的设计2.6FIFO的设计1.数字电路系统设计的层次化描述方式在我们的数电，集成电路设计里面，一定是层次化设计的在一个手机芯片的一个部
普通的晓学生
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2023-08-15 09:12
Verilog
HDL数字集成电路设计
fpga开发
数字集成电路设计（三、
Verilog
HDL程序设计语句和描述方式）（一）
小结**2.4过程连续赋值语句2.5条件分支语句2.5.1if分支语句2.5.2case条件分支语句2.6循环语句在电路设计过程中，
Verilog
HDL有三种程序设计方式：数据流建模，行为级建模，结构化建模结构化建模就是搭电路
普通的晓学生
·
2023-08-15 09:11
Verilog
HDL数字集成电路设计
fpga开发
【【
verilog
典型电路设计之加法器树乘法器】】
verilog
典型电路设计之加法器树乘法器加法器树乘法器加法器树乘法器的设计思想是“移位后加”，并且加法运算采用加法器树的形式。
ZxsLoves
·
2023-08-15 09:40
Verilog学习系列
fpga开发
Josh 的学习笔记之
Verilog
（Part 5——RTL 设计与编码指导）
文章目录1.一般性指导原则1.1面积和速度的平衡与互换原则1.1.1“用速度的优势换面积的节约”举例1.1.2“用面积复制换取速度的提高”举例1.2硬件原则1.3系统原则2.同步设计原则和多时钟处理2.1同步设计原则2.1.1异步时序设计与同步时序设计2.1.2同步时序设计2.2亚稳态2.3异步时钟域数据同步2.3.1两类异步时钟域同步的表现形式2.3.2两种不推荐的异步时钟域操作方法2.3.3异
Josh Gao
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2023-08-15 09:10
电子/通信工程师的修养
#
Verilog
HDL
verilog
Verilog
HDL 设计与综合/数字集成电路设计方法概述_part7
33.wire类型核reg类型的使用+连续赋值语句和运算符的使用在程序设计中如何正确使用wre和reg类型，可以遵循以下几点：（1）在连续赋值语句（assign）中，因为是对于组合电路的描述，被赋值信号只能使用wire类型（2）在Initia和always过程语句中，被赋值信号必须定义为reg类型（3）当采用结构级描述时，模块、基本门和开关元器件的输出信号只能使用wire类型。在硬件描述语言中，绝
roockiet
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2023-08-15 09:09
数字集成电路设计方法概述
verilog
芯片
8×8流水线乘法器（
Verilog
）
在
Verilog
中，直接用乘号完成相乘过程，编译器在编译的时候也会把这个乘法表达式映射成默认的乘法器，但其构造不得而知。
Qunqun的宝宝
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2023-08-15 09:09
fpga开发
数字IC经典电路（1）——经典加法器的实现（加法器简介及
Verilog
实现）
加法器简介及
Verilog
实现写在前面的话经典加法器8bit并行加法器8bit超前进位加法器8bit流水线加法器8bit级联加法器总结写在前面的话加法器是数字系统最基础的计算单元，用来产生两个数的和，加法器是以二进制作运算
IC_Brother
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2023-08-15 09:39
数字IC设计
fpga开发
【【
verilog
典型电路设计之流水线结构】】
verilog
典型电路设计之流水线结构下图是一个4位的乘法器结构，用
verilog
HDL设计一个两级流水线加法器树4位乘法器对于流水线结构其实需要做的是在每级之间增加一个暂存的数据用来存储我们得到的东西我们一般来说会通过在每一级之间插入
ZxsLoves
·
2023-08-15 09:09
Verilog学习系列
fpga开发
[HDLBits] Exams/2014 q4a
Considerthen-bitshiftregistercircuitshownbelow:Writea
Verilog
modulenamedtop_moduleforonestageofthiscircuit
向盟约宣誓
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2023-08-15 01:43
HDLBits
fpga开发
verilog
fpga
[HDLBits] Mt2015 muxdff
TakenfromECE2532015midtermquestion5Considerthesequentialcircuitbelow:Assumethatyouwanttoimplementhierarchical
Verilog
codeforthiscircuit
向盟约宣誓
·
2023-08-15 01:41
HDLBits
fpga开发
verilog
fpga
《综合与Design_Compiler》学习笔记——第一章综合综述 第二章
verilog
语言结构到门级的映射 第三章 使用DC进行综合
文章目录前言一、综合综述1、综合2、综合的不同层次（1）逻辑级综合（2）RTL级综合（3）行为级综合二、
verilog
语言结构到门级的映射三、使用DC进行综合1、定义2、写时序约束3、写环境约束（1）设置环境条件
_lalla
·
2023-08-14 21:01
IC后端相关
学习
笔记
DC
verilog
手撕代码7——固定优先级仲裁器和轮询仲裁器
文章目录前言一、固定优先级仲裁器/FixedPriorityArbiter1、case/if语句实现2、for循环语句实现参数化结构二、轮询仲裁器/RoundRobinArbiter1、case语句实现2、for循环实现前言2023.5.16天气炎热最近实验推进一大步一、固定优先级仲裁器/FixedPriorityArbiter当有多个主设备时，一般同一时刻只有一个主设备可以控制总线，这时候就需要
_lalla
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2023-08-14 21:30
verilog手撕代码
学习
verilog
verilog
学习笔记4——
verilog
延时语句
文章目录前言一、延时语句分类1、阻塞赋值左侧延时2、阻塞赋值右侧延时3、非阻塞赋值左侧延时4、非阻塞赋值右侧延时二、比较及举例说明1、阻塞右侧延时和非阻塞右侧延时的区别2、举例前言2023.8.10一、延时语句分类1、阻塞赋值左侧延时在10ns后，把10ns时刻的b+c值赋值给a，a拿到的是b+c的最新值always@(*)#10a=b+c;2、阻塞赋值右侧延时先把0时刻的b+c值暂存起来，在10
_lalla
·
2023-08-14 21:30
Verilog学习笔记
学习
verilog
延时
阻塞赋值
verilog
学习笔记5——进制和码制、原码/反码/补码
文章目录前言一、进制转换1、十进制转二进制2、二进制转十进制3、二进制乘除法二、原码、反码、补码1、由补码计算十进制数2、计算某个负数的补码前言2023.8.13天气晴一、进制转换1、十进制转二进制整数：除以2，余数倒着写小数：乘以2，正着写例题1：(2.3175)d=()b=()b*2^210.01011001.01例题2：十进制数13.613转化为二进制数，要求误差小于1%2^-m=2/lg2
_lalla
·
2023-08-14 21:59
Verilog学习笔记
学习
笔记
verilog
握手2倍速率进，一倍速率出[
verilog
]
moduletwo_to_one#(parameterWORD_LEN=33)(inputclk,inputarst,input[2*WORD_LEN-1:0]i_din,inputi_din_valid,outputo_din_ready,output[WORD_LEN-1:0]o_dout,inputi_dout_ready,outputo_dout_valid);reg[WORD_LEN*2
summer*钟
·
2023-08-14 08:03
fpga开发
握手信号输入一倍，输出两倍[
verilog
]
moduleone_to_two#(parameterWORD_LEN=33)(inputclk,inputarst,input[WORD_LEN-1:0]i_din,inputi_din_valid,outputo_din_ready,output[2*WORD_LEN-1:0]o_dout,inputi_dout_ready,outputo_dout_valid);reg[WORD_LEN*2
summer*钟
·
2023-08-14 08:02
fpga开发
关于Quartus II 的实验指南与常见问题整理
并且基于在网络上查找到的结果进行推断，因此结果可能有不对的地方，还请见谅~实验指南：此部分为在校时《集成电路设计》课程设计内容四个实验的大致过程：新建项目（每个小实验都要新建项目并且在独立的文件夹中）—>新建
Verilog
HDLfile
Luck1y
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2023-08-14 07:01
学校课设
学习方法
31条指令单周期cpu设计(
Verilog
)-(八)上代码→指令译码以及控制器
说在前面开发环境：Vivado语言：
Verilog
cpu框架：Mips控制器：组合逻辑指令译码器我们需要根据一条32位的指令的结构确定是哪一条指令可以根据操作码(op)以及功能码（func），使用case
o0o_-_
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2023-08-14 05:23
cpu
mips
31
FPGA实践 ——
Verilog
基本实验步骤演示
0x00回顾：AND/OR/NOT逻辑的特性AND：与门可以具有两个或更多的输入，并返回一个输出。当所有输入值都为1时，输出值为1。如果输入值中有任何一个为0，则输出值为0。OR：或门可以具有两个或更多的输入，并返回一个输出。如果输入值中至少有一个为1，则输出值为1。如果所有输入值都为0，则输出值为0。NOT：非门具有一个输入和一个输出。当输入值为1时，输出值为0；当输入值为0时，输出值为1。晶体
柠檬叶子C
·
2023-08-13 12:32
FPGA玩板子记录
fpga开发
verilog
case 语句合并问题
有时候在case语句中会有不同选择执行相同操作的情况，为了简化代码，可以将其合并。以下解答来自百度知道(由于排版问题，有相应修改)：reg[1:0]addr_cnt=2'b11;regread=1'b1;always@(posedgeclk_40M)beginaddr_cnt语句。（若要自动显示高亮，则需要用）printf("helloworld");cout<<"helloworld"<
weixin_30861459
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2023-08-13 10:31
【UART】
Verilog
实现UART接收和发送模块
目录写在前面UART工作原理UART接收部分UARTRX模块图UARTRX时序图
Verilog
实现UARTRX模块UART发送部分UARTTX模块图UARTTX时序图
Verilog
实现UARTTX模块总结写在前面
Linest-5
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2023-08-13 10:30
总线接口协议
Verilog
#
三大串行总线
fpga开发
UART
Verilog
串口
串口通信
【
Verilog
】将分包的数据包进行 合并
合起来dat_recv_blocks`timescale1ns/1ps////Company://Engineer://CreateDate://DesignName://ModuleName:dat_recv_blocks//ProjectName://TargetDevices://ToolVersions://Description://Dependencies://Revision://R
乌恩大侠
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2023-08-13 10:30
fpga开发
通过MATLAB自动产生Hamming编译码的
verilog
实现,包含testbench
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述1.原理1.1编码规则1.2错误检测和纠正2.实现过程2.1编码过程2.2解码过程3.应用领域3.1数字通信3.2存储系统3.3ECC内存3.4数据传输5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022a和vivado2019.23.部分核心程序%编码fprintf(fid,'module
简简单单做算法
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2023-08-13 06:48
Verilog算法开发
#
通信工程
fpga开发
Hamming编译码
MATLAB产生verilog
Verilog
generate 和for的区别
Verilog
generate和for的区别generateforforloop一直搞不清generate和for的区别是什么，自己写了个module看看综合后的效果。
千万小心
·
2023-08-12 18:26
IC
verilog
Verilog
2PSK数字调制实现
2PSK数字调制实现代码完全参考FSK实现:
Verilog
实现2FSK调制.不同之处在于输入一路为sin，一路为cos，通过输入选择实现180。反向仿真结果
千万小心
·
2023-08-12 18:55
IC
数字信号处理
Verilog
定点乘法器实现
Verilog
两种乘法器比较串行与流水乘法器串行与流水乘法器串行modulemulti_serial#(parameterM=8,parameterN=8)(inputclk,inputrst,input
千万小心
·
2023-08-12 18:55
IC
verilog
Verilog
定点除法器设计
原理参考topmodulediv_top#(parameterM=5,parameterN=3)(inputclk,inputrst,inputen,input[M-1:0]divided,input[N-1:0]divisor,output[M-1:0]quotient,output[N-1:0]remainder);//savequotientandremainderleverbyleverw
千万小心
·
2023-08-12 18:55
IC
verilog
ASK数字调制解调实现
ASK数字调制解调实现调制解调原理Matlab仿真
Verilog
仿真调制解调原理对于为什么全波整流+低通能够还原包络，我的理解是这样的首先整流将电路转化为右图所示，然后对于黑圈中变化较为快的高频部分，用低通滤波器去除
千万小心
·
2023-08-12 18:25
IC
matlab
verilog
信号处理
Verilog
实现2FSK调制
2FSK数字调制实现FSK原理FSK原理FSK(FrequencyShift-Keying)频移键控分为非连续相位FSK和连续相位FSK，区别在于转换处是否连续。Matlab生成输入的两种不同频率的载波f1=5000;%波形频率f2=4000;fs=20000;%采样频率N=12;%量化位数len=2000;%长度t=0:1/fs:(len-1)/fs;s1=sin(2*pi*f1*t);s2=s
千万小心
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2023-08-12 18:25
IC
matlab
verilog
信号处理
Verilog
并行FIR滤波器设计
Verilog
并行FIR滤波器设计1.Matlab生成抽头系数2.Matlab生成混频信号3.
verilog
实现仿真设计一个2kHz采样，500Hz截止的15阶低通滤波器（h(n)长度为16），过渡带500
千万小心
·
2023-08-12 18:55
IC
verilog
matlab
信号处理
Verilog
级联IIR滤波器设计
IIR滤波器Matlab设计
Verilog
设计测试结果理论原理Matlab设计设计一个4阶IIR低通滤波器，采样频率为8MHz，截至频率为2MHz，阻带衰减为40dB,滤波器量化位数12bits。
千万小心
·
2023-08-12 18:55
IC
matlab
verilog
数字信号处理
Verilog
求log10和log2近似
Verilog
求log10和log2近似
Verilog
求10对数近似方法，整数部分用位置index代替，小数部分用查找表实现参考：
Verilog
写一个对数计算模块Log2(x)FPGA实现对数log2和
千万小心
·
2023-08-12 18:24
IC
fpga开发
verilog
verilog
时序控制----由一个@骚操作引发的思考
最近见识了大佬在代码中用"@"出了“一剑”，百思不得其解，甚至对“剑”本身都产生了怀疑······所幸在前辈的剑谱中找到答案，一起来见识一下吧。欲练此功，必先xx理解基本功。1.电路的两种延时传输延时（TransportDelay）电路的输入需要经过一段时间以后才能在输出端得到响应。与此最相近的电路就是传输导线了，假如从线上A点到B点需要5ns，那么A点处信号可以随意变化且每次变化维持时间没有限制
苏化
·
2023-08-12 08:36
verilog
实现异步fifo
理论知识参考异步FIFO_
Verilog
实现_
verilog
实现异步fifo_Crazzy_M的博客-CSDN博客代码/*位宽8bit,位深8*/moduleasync_fifo#(parameterFIFO_DEPTH
eachanm
·
2023-08-11 11:32
FPGA
fpga开发
Verilog
——格雷码计数器
-格雷码（Graycode）：第一次接触格雷码是在本科的数电课本上，其在可靠性编码占据重要位置。后来所学的卡诺图与格雷码关系密切。格雷码特点在于相邻性和单位距离性。在代码传输过程中，彼此相邻位置仅有一位数码不同，故有着较好的可靠性。4位格雷码：十进制二进制格雷码000000000100010001200100011300110010401000110501010111601100101701110
简丨生
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2023-08-11 03:11
爆肝4万字❤️零基础掌握
Verilog
HDL
文章目录0.前言1.
Verilog
HDL简介1.1什么是
Verilog
HDL1.2
verilog
发展历史ㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤㅤ1.3为什么要使用
verilog
1.4IPcore2.
楚生辉
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2023-08-10 16:41
学无止境
开发语言
fpga开发
SV Code Example On VCS
mChuShenghui.ThisismyfirstattemptatwritingatechnicalblogentirelyinEnglish.Inthisarticle,IwillwalkyouthroughrunningaSystem
Verilog
exampleusingVCS
楚生辉
·
2023-08-10 16:40
学无止境
fpga开发
python
verilog
顶层连线_RTL顶层自动连线的秘密武器：Emacs
verilog
-mode介绍（VIM也可以用）...
我们今天就来介绍自动连线的神器——emacs
verilog
-mode。emacs是什么？江湖流传版：传说中神的编辑器。
空明流转
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2023-08-10 09:10
python
verilog顶层连线
【效率提升—Python脚本】根据
Verilog
文件自动生成tb文件
文章目录
Verilog
端口文件（仅做示范用）对应的tb文件相应代码在数字IC设计过程中，根据顶层生成testbench时存在很多重复性工作，因此为了提高工作效率，特地开发此脚本。
er橙汁儿
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2023-08-10 08:36
效率提升
python
fpga开发
开发语言
Verilog
代码与VScode编辑器联合检测语法
首先在vscode中安装支持
Verilog
的插件：•在vscode的Extension中搜索
Verilog
，安装如下图所示的插件；2.Modelsim语法检查器集成Modelsim的安装破解本文不再赘述
shabby爱学习
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2023-08-10 08:48
vscode配置
编辑器
vscode
fpga开发
Sublime编辑器之
Verilog
最近开始学习
Verilog
，之前一直使用sublime写sql代码，现在想尝试一下用sublime能不能写相关的
Verilog
代码，本文主要是一些
Verilog
相关插件的安装与使用一、插件安裝教程（
Verilog
hannah2sah
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2023-08-10 08:18
#
Verilog
sublime
text
编辑器
fpga开发
Notepad++代码编辑器——
Verilog
编译
Notepad++是一款精致小巧的编辑器，自带
Verilog
语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写
Verilog
的时间。
voiue
·
2023-08-10 08:17
编辑器
fpga开发
Verilog
中的FIFO设计-同步FIFO篇-异步FIFO篇
目录0写在前面1异步FIFO结构2空满判断3时钟同步4异步FIFO设计5一个我在面试中被问到的问题参考资料0写在前面在上篇文章中，我们介绍了同步FIFO，介绍了FIFO的重要参数，并给出了同步FIFO设计代码，本文将介绍异步FIFO1异步FIFO结构在上篇文章中我们给出了FIFO的基本接口图并且指出，该图适用于所有的FIFO，这次我们先看看异步FIFO内部的大体框图异步FIFO主要由五部分组成：写
行走的BUG永动机
·
2023-08-10 04:01
fpga开发
verilog
fifo
System
Verilog
中的浅复制（shallow copy）和深复制 (deep copy)
1、浅复制：Packetp1;Packetp2;p2=newp1;//Shallowcopy:Onlycopyobject,Objectsinclasspacketarenotcopied,onlytheirhandles;先说结论：1.深复制和浅复制都是指复制一个对象，而不是句柄。（区别于句柄的复制）2.浅复制：先创建了一个新的对象，从另一对象复制了其各个类属性。所有变量都被复制：整数、字符串、
一只迷茫的小狗
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2023-08-10 01:52
java
网络
开发语言
【FPGA协议篇】UART通信及其
verilog
实现(代码采用传参实现模块通用性，适用于快速开发)
UART通信UART通信简介
verilog
实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter
mrVillain
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2023-08-09 22:26
FPGA
基础知识
verilog
fpga
uart
使用
Verilog
语言对RISC-V单周期处理器的修改与测试
所涉及的程序及文件链接：https://pan.baidu.com/s/1S9vrGjryHHj3c8qQUkwuAQ提取码：escq设计目标对授课内容的单周期RISC-V处理器进行扩展，使之能够支持两个额外的指令：lui和xor。图1所示是一个完整的单周期处理器，图2是控制单元，图3是ALU。表1和表2是MainDecoder和ALUDecoder真值表，表3列出的是ImmSrc编码，图4是RI
铭....
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2023-08-09 18:15
超大规模集成电路课程相关
risc-v
verlilog语言实现8位移位寄存器
姓名：杨汉雄学号：19011210569【嵌牛导读】
Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能
d36a3fd5b3e4
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2023-08-09 03:35
香山处理器跑仿真和跑FPGA两套环境配置过程小结
============================================裸机ubuntu18.04上运行香山处理器（南湖）make
verilog
=====================
前滩西岸
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2023-08-09 01:53
chisel
verilog
riscv
chisel
xiangshan
verilog
超标量处理器
vivado纯
verilog
代码固化程序
将程序固化到flash中，该示范版本为2018.3本次参考为EGO1开发板，flash模块如下：步骤：在生成bit流文件之后第一步，打开ImplementedDesign第二步，依次选择Tools——>Setting——>Bitstream，点击Configureadditionalbitstreamsettings。如果上一步ImplementedDesign没有打开，这里会显示需要打开。这里面
火眼金睛实现统一美
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2023-08-08 16:20
xilinx
FPGA系列
fpga开发
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