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#Verilog
Verilog
——一个简单仲裁器的实现
Verilog
——一个简单仲裁器的实现仲裁器基本功能仲裁器(arbiter)的主要功能是，多个source源同时发出请求时，根据当前的优先级来判断应响应哪一个source。
Footprints明轩
·
2023-09-07 00:20
Verilog
硬件
仲裁器
Verilog
FPGA
Verilog
——双向IO口的FPGA实现
双向IO口的FPGA实现双向IO口的
Verilog
试验主要功能模块代码仿真代码仿真结果双向IO口的
Verilog
试验主要功能为深入理解双向端口的使用，进行本仿真试验，完成一个类似可修改数值的计数器。
Footprints明轩
·
2023-09-07 00:50
Verilog
verilog
Verilog
——`include等预编译指令实例
Verilog
与C语言包含头文件类似的预编译指令包括以下：`define`include`ifdef`elsif`else`endif需要注意`include指令后面对.vh文件的引用必须包含文件的绝对路径
Footprints明轩
·
2023-09-07 00:50
Verilog
硬件
verilog
fpga
Error (10200):
Verilog
HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)
1、项目场景：在
verilog
文件中使用按键判断时出现报错Error(10200):
Verilog
HDLConditionalStatementerroratkey_clock.v(402):cannotmatchoperand
混子王江江
·
2023-09-06 20:25
FPGA
fpga开发
同步FIFO的
verilog
实现（1）——计数法
一、FIFO概述1、FIFO的定义FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有地址线，使用起来简单，缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2、FIFO的作用（1）跨时钟域的数据传输（2）对不同宽度的数据进行位宽转换（3）数据缓存3、FIFO的分
apple_ttt
·
2023-09-06 20:23
fpga基础
fpga开发
FIFO
verilog
fpga
FPGA/IC秋招面试题 1(解析版)
1.
Verilog
语言中，下面哪些语句不可被综合()A.#delay语句B.initial语句C.always语句D.用generate语句产生的代码考察可综合和不可综合语句。
咖啡0糖
·
2023-09-06 13:18
FPGA面试题
fpga开发
数字IC常考题（单选、多选、编程）
欲产生序列信号11010111，则至少需要（）级触发器以下关于System
Verilog
的描述，正确的UVM层次化结构中，最顶层的部件类型
Cheeky_man
·
2023-09-06 08:54
学习总结
数字IC
数字IC
基于
Verilog
HDL语言的FPGA课后习题--两位二进制比较器（含testbench测试语句）
请思考如何用case语句写出比较电路：推出一个2位较大数判断电路的真值表用case语句编写判断电路1、给出程序2、给出仿真程序3、给出RTL图4、给出仿真结果1、真值表输入输出A1B1A0B0gt:A>Beq:A=Blt:A
Cheeky_man
·
2023-09-06 08:53
学习总结
数字IC
verilog
FPGA
【毛刺滤除】滤除小于m个周期的毛刺电路_
verilog
心中有电路，
verilog
呼之欲出。滤除小于1个周期的毛刺毛刺为高用与门，毛刺为低用或门。如下电路图示例为毛刺为低，采用两级DFF同步实现。
甜筒酱
·
2023-09-06 01:16
fpga开发
开发资料link汇总
Verilog
XLchrome-extension://ikhdkkncnoglghljlkmcimlnlhkeamad/pdf-viewer/web/viewer.html?
白又白、
·
2023-09-05 18:54
LINK
verilog
UVM
vhdl 函数
使用and_reduce()or_reduce判断数据是否>0在或者数据达到最大值zores(N)完成数据的高位或者地位补0not对信号取反，类似
Verilog
的~int2slv(n，p),将十进制数据
白又白、
·
2023-09-05 18:54
vhdl
【SOC FPGA】外设KEY点LED
文章目录一、添加LED和KEY的pio外设1、黄金参考工程2、配置pio外设（1）添加pio_KEY（2）添加pio_LED3、修改
Verilog
代码4、全编译二、生成相应的文件，转移至sd卡内1、更新
菜虚鲲001
·
2023-09-05 15:59
fpga开发
ssh
linux
verilog
写rom，采用端口排序顺序例化
verilog
写rom，采用端口排序顺序例化1，介绍rom，以及rom与ram的区别2，RTL设计模块、门级网表以及testbench测试模块2.1RTL设计2.2门级网表2.3testbench3，波形输出
向兴
·
2023-09-05 06:40
IC前端设计校招笔试题汇总
fpga开发
Verilog开发
深入浅出玩转FPGA——笔记8 漫谈状态机设计
1状态机的基本概念硬件的并行性决定了用不同
verilog
描述的硬件实现（比如不同的always语句）都是并行执行的，那么如果希望分多个时间完成一个任务，怎么办？
海绵宝宝爱学习
·
2023-09-05 06:40
深入浅出玩转FPGA
单片机
stm32
嵌入式硬件
fpga开发
FPGA实现电机转速PID控制
一、设计思路前面通过SOPC之NIOSⅡ实现电机转速PID控制(调用中断函数)对电机实现了PID控制，然后就可以按照其设计方式将上层的C语言实现的PID控制部分等全部转换成
Verilog
代码，最终实现纯
STATEABC
·
2023-09-05 06:38
一般人学不会的FPGA
FPGA
fpga开发
verilog
PID
UART 通信-使用VIO进行板级验证
4）UART通信-使用VIO进行板级验证（5）串口接收-控制LED闪烁（6）使用串口发送实现ACX720开发板时钟显示（7）串口发送+RAM+VGA传图文章目录前言一、uart串口协议（串口发送）1.
verilog
C.V-Pupil
·
2023-09-05 06:37
FPGA代码分享
fpga开发
fpga
缓存
【
Verilog
零基础入门-边看边练】学习笔记——第七讲 时序逻辑代码设计和仿真（三角波发生器）（一）
一、三角波发生器逻辑设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:07
Lattice
学习
fpga开发
硬件工程
【
Verilog
零基础入门-边看边练】学习笔记——第七讲 时序逻辑代码设计和仿真（三角波发生器）（二）
二、梯形波发生器逻辑设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:07
Lattice
学习
fpga开发
硬件工程
【
Verilog
零基础入门-边看边练】学习笔记——第五讲 时序逻辑代码设计和仿真（秒计数器）（二）
二、用秒计数器驱动数码管实现0-9秒循环显示逻辑设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE
社牛超靓的铁蛋儿
·
2023-09-05 06:37
Lattice
学习
fpga开发
硬件工程
【
Verilog
零基础入门-边看边练】学习笔记——第六讲 时序逻辑代码设计和仿真（相邻点累加）
一、相邻点累加逻辑设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:37
Lattice
学习
fpga开发
硬件工程
【
Verilog
零基础入门-边看边练】学习笔记——第五讲 时序逻辑代码设计和仿真（秒计数器）（一）
一、秒计数器逻辑设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:36
Lattice
学习
fpga开发
硬件工程
【
Verilog
零基础入门-边看边练】学习笔记——第四讲 时序逻辑代码设计和仿真（计数器和伪随机码发生器）（一）
一、计数器设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:36
Lattice
学习
fpga开发
【
Verilog
零基础入门-边看边练】学习笔记——第二讲 组合逻辑代码设计和仿真（多路选择器逻辑设计）（一）
一、二选一逻辑所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:06
Lattice
fpga开发
硬件工程
【
Verilog
零基础入门-边看边练】学习笔记——第二讲 组合逻辑代码设计和仿真（多路选择器逻辑设计）（二）
二、四选一逻辑所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:06
Lattice
学习
fpga开发
【
Verilog
零基础入门-边看边练】学习笔记——第三讲 组合逻辑代码设计和仿真（补码转换和七段译码逻辑设计）（二）
二、七段译码逻辑设计所需软件
Verilog
编程软件：LatticeDiamond（3.11.0.396.4_Diamond_x64）
Verilog
仿真软件：ModelSimSE-6410.2c（modelsim-win64
社牛超靓的铁蛋儿
·
2023-09-05 06:06
Lattice
学习
fpga开发
HDLBits-
Verilog
学习记录 |
Verilog
Language-Modules（2）
文章目录25.Adder1|Moduleadd26.Adder2|Modulefadd27.Carry-selectadder28.Adder-subtractor25.Adder1|Moduleaddpractice：Youaregivenamoduleadd16thatperformsa16-bitaddition.Instantiatetwoofthemtocreatea32-bitadde
Time木0101
·
2023-09-05 06:35
Verilog学习
芯片设计
芯片验证
IC设计
IC验证
Verilog
学习笔记——入门
Verilog
学习笔记01基本逻辑门代码设计与仿真Veriog基本逻辑门代码结构——以一位反相器为例ModelSim仿真基本流程02组合逻辑代码设计与仿真——多路选择器二选一逻辑——assign问号冒号语句
diamond_biu
·
2023-09-05 06:34
硬件基础
verilog
Verilog
零基础入门（边看边练与测试仿真）-笔记
文章目录第一讲第二讲第三讲第四讲第一讲1、testbench没有端口，所以没括号2、testbench输入端之后要变动所以定义为reg3、#10：过10个时间单位；’timescale1ns/10ps即1ns的时间单位10ps的时间精度4、reg型变量赋值的时候用带箭头的等号“{a,b,c,d,e,f,g}reg[6:0]a_g;always@(num)begincase(num)4'd0:a_g
Time木0101
·
2023-09-05 05:59
Verilog学习
IC设计
数字IC面试题笔记
04.11没时间更换图片源，先看文字吧ASIC设计流程1.芯片架构：考虑芯片的定义、架构、封装(X86、ARM、RISC-V、MISP)2.RTL：用
Verilog
、system
Verilog
、VHDL
TaylorS_SF
·
2023-09-04 03:52
FPGA
面试
Verilog
基础：延时模型
相关阅读
Verilog
基础专栏https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
·
2023-09-03 16:34
Verilog基础
fpga开发
前端
Verilog
HDL
数字IC
硬件工程
Verilog
基础：巴科斯范式(BNF)
相关阅读
Verilog
基础专栏https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
·
2023-09-03 16:04
Verilog基础
fpga开发
前端
硬件工程
Verilog
HDL
数字IC
ubuntu22.04搭建verilator仿真环境
概述操作系统为Ubuntu(22.04.2LTS)，本次安装verilator开源
verilog
仿真工具，进行RTL功能仿真。下面构建版本为5.008的verilator仿真环境。
mulinhu
·
2023-09-03 13:39
verilog
verilog
FPGA实例03——FIFO的IP核创建及16位输入转8位输出
然后点击FIFO，命名后选择
Verilog
文件类型，点击ok。
捌肆幺幺
·
2023-09-03 11:23
FPGA实例
fpga
fpga开发
verilog
Modelsim查看断言
断言编译modelsim在modelsim中开启断言编译和显示功能：【编译
verilog
代码时按照system
verilog
进行编译】vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件（
一只迷茫的小狗
·
2023-09-03 10:57
Systemverilog
Systemverilog
System
verilog
验证测试平台指南7.5旗语
7.5旗语使用旗语可以实现对同一资源的访问控制。想象一下你和你爱人共享一辆汽车的情形。显然,每次只能有一个人可以开车。为应对这种情况,你们可以约定谁持有钥匙谁开车。当你用完车以后你会让出车子以便对方使用。车钥匙就是旗语,它确保了只有一个人可以使用汽车。在操作系统的术语里,这就是大家所熟知的“互斥访问”,所以旗语可被视为一个互斥体,用于实现对同一资源的访问控制。当测试平台中存在一个资源,如一条总线,
一只迷茫的小狗
·
2023-09-03 10:27
Systemverilog
Systemverilog
System
Verilog
断言（SVA）语法
断言assertion被放在
verilog
设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。
一只迷茫的小狗
·
2023-09-03 10:27
Systemverilog
Systemverilog
EDA07--VCS仿真验证（一）
这里写目录标题一、VCS简介二、VCS流程三、VCS第一步编译3.1-help3.2-ofilename3.3-ffile3.4-line3.5-system
verilog
3.6-Mupdate[=0]
@BouYue
·
2023-09-03 10:26
EDA学习
linux
fpga开发
VCS仿真流程及基本操作
VCS是编译型
Verilog
模拟器，它完全支持OVI标准的
Verilog
HDL语言、PLI和SDF。
迷失的二向箔
·
2023-09-03 10:25
数字IC设计
VCS命令详解(二):仿真命令
filter阻止报告琐碎的System
Verilog
断言含义成功。当隐含构造仅由于前提条件（先验）部分为假（因此不检查结果部分）而成功注册时，就会发生这些情况。
Miracle_ICdv
·
2023-09-03 10:55
VCS学习
vcs
【芯片前端】auto_testbench的大版本升级——加入简单预期与自动比对
尼德兰的喵的博客-CSDN博客【芯片前端】可能是定向验证的巅峰之作——auto_testbench_autotestbench_尼德兰的喵的博客-CSDN博客工具路径：auto_testbench:用于自动生成
verilog
rtl
尼德兰的喵
·
2023-09-03 09:51
芯片前端脚本
IC
芯片
verilog
systemverilog
UVM
windows环境下QuestaSim软件的使用
QuestaSim的仿真界面6、完整QuestaSim仿真——TCL脚本前言2023.8.29一、QuestaSim使用方法1、编译vlogvlog：questasim的编译命令-sv：指示vlog按照system
verilog
_lalla
·
2023-09-02 19:25
UVM学习笔记
学习
linux
questasim
tcl
用D触发器设计可重叠101序列检测器，同时用
verilog
开发该模块，并开发测试程序。
用D触发器设计可重叠101序列检测器，同时用
verilog
开发该模块，并开发测试程序分析设计要求，列出全部可能状态:未收到一个有效位（0）：S0收到一个有效位（1）：S1连续收到两个有效位（10）：S2
诸葛大钢铁
·
2023-09-01 22:00
Verilog
Verilog
实现101序列检测器——Moore和Mealy型状态机实现可重叠和不可重叠
101序列检测器1.可重叠和不可重叠区分2.可重叠序列检测器实现2.1.米利机2.2.摩尔机3.不可重叠序列检测器实现3.1.米利机3.2.摩尔机摩尔机和米利机的区别1.可重叠和不可重叠区分可重叠的序列检测器检测到一个目标串后可以不用回到初始状态，该目标串的元素的可作为下一个目标串的子串继续进行判断。011010101110不可重叠的序列检测器一次检测完成后必须回到初始状态。01101010111
Bunny9__
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2023-09-01 22:58
Verilog实验
STILVerify
STILVerify确保了STIL文件的语法正确性，而且还具有
Verilog
testbench，使EDA和ATE工具开发人员在任意
Verilog
si
窗外的布谷鸟
·
2023-08-31 19:22
scan
and
atpg
DFT测试
STIL格式
Verilog
实现移位寄存器
Verilog
实现8位环形移位寄存器左移：环形就是首尾相连moduleshift_regist(inputwireclk,inputwirerstn,inputwire[7:0]D,outputreg[
勇敢凡凡
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2023-08-31 16:08
数字IC
fpga开发
硬件工程
CRC16_
Verilog
1.CRC16，
Verilog
实现多项式：x16+x15+x2+18005cod
勇敢凡凡
·
2023-08-31 16:08
fpga开发
Verilog
CRC
C和System
Verilog
联合仿真
想要联合仿真一个c程序和
verilog
表示的硬件，可以用如下方法（DPI）：先写一个.c文件funcs.c#include#include"svdpi.h"externintsayHello();voidsomething
Αλήθεια
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2023-08-31 10:26
c语言
开发语言
硬件工程
测试工具
FPGA |
Verilog
仿真VHDL文件
当VHDL模块中有Generic块时，应该怎么例化？VHDL模块代码entityGenericExampleisgeneric(DATA_WIDTH:positive:=8;--泛型参数：数据宽度ENABLE_FEATURE:boolean:=true--泛型参数：是否启用特定功能);Port(clk:inSTD_LOGIC;reset:inSTD_LOGIC;data_in:inSTD_LOGI
Ruoyo176
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2023-08-31 10:38
学习笔记
#
FPGA学习笔记
FPGA
Verilog
【SVA】System
Verilog
Assertion语法速查
seq与property|->,|=>\##[*n][=n]andintersectorfirst_matchthroughoutwithinifended局部变量与赋值在sequence、property中调用display[->1]$rose$fell$isunknow$stable$past\$countbits,\$countones,\$onehot,\$isunknown控制asser
搞IC的那些年
·
2023-08-30 21:14
systemverilog
sva
assertion
【
verilog
】FPGA 动态数码管显示
文章目录硬件部分结构图
Verilog
代码顶层测试代码6x8位数码管效果图硬件部分硬件采取6个八位共阳数码管，FPGA对单个数码管的驱动方式是低电平有效。
搞IC的那些年
·
2023-08-30 21:43
Verilog
verilog
fpga
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