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#Verilog
FPGA纯
verilog
代码实现H264视频压缩 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H264加速器，在Linux系统下调用API即可使用，但对于需要定制私有算法或者协议的H264视频压
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
视频压缩
h264
视频编解码
FPGA纯
verilog
代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H265--视频压缩理论4、H265--视频压缩--性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H265加速器，在Linux系统下
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
h265
视频压缩
h264
verilog
FPGA纯
verilog
代码实现4路视频缩放拼接 提供工程源码和技术支持
FPGA视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证8、福利：工程源码获取1、前言本文详细描述了FPGA纯
verilog
9527华安
·
2023-08-08 14:13
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像缩放
视频拼接
FPGA纯
verilog
实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持
目录1.本方案的实用价值2.总体设计方案3.视频拼接方案算法4.工程1：单路视频输出5.工程2：2路视频拼接输出6.工程3：3路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx官方的videomixe
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像叠加
verilog
OV5640
FPGA纯
verilog
代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
目录1、N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、
verilog
读写Flash驱动设计5、
verilog
读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash
9527华安
·
2023-08-08 14:43
菜鸟FPGA低速总线专题
fpga开发
N25Q128A
QSPI
FLASH
verilog
FPGA纯
verilog
实现 LZMA 数据压缩，提供工程源码和技术支持
目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头5、vivado仿真6、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FPGA压缩图片、视频、普通数据等都具有并行执行的独特优势，关于FPG
9527华安
·
2023-08-08 14:13
FPGA视频图像编解码
fpga开发
LZMA
verilog
数据压缩
通用FIR滤波器的
verilog
实现（内有Lowpass、Hilbert参数生成示例）
众所周知，Matlab中的FilterDesigner可以直接生成FIR滤波器的
verilog
代码，可以方便地生成指定阶数、指定滤波器参数的高通、低通、带通滤波器，生成的
verilog
代码也可以指定输入输出信号的类型和位宽
今朝无言
·
2023-08-07 14:20
数字逻辑
数学
fpga开发
PLL 的
verilog
实现
本文对全数字锁相环的原理进行介绍，随后给出
verilog
实现及仿真。
今朝无言
·
2023-08-07 09:10
数字逻辑
算法
fpga开发
算法
IEEE System
Verilog
Chapter13 : Tasks and functions (subroutines)
13.2Overview任务和函数提供了从描述中的几个不同位置执行通用过程的能力。它们还提供了一种将大型过程分解为小型过程的方法，以便更容易地阅读和调试源代码描述。本小节讨论了任务和函数之间的区别，描述了如何定义和调用任务和函数，并给出了每种任务和函数的示例。任务和函数统称为子例程。以下规则将任务与函数区分开来，但在13.4.4中指出的例外情况除外：--函数主体中的语句应以一个仿真时间单位执行；任
一只迷茫的小狗
·
2023-08-07 06:52
Systemverilog
SystemVerilog
System
verilog
类
2、在哪里定义类在System
Verilog
中，可以把类定义在program、module、package中，或者在这些块之外的任何地方。类可以在程序和模块中使用。
一只迷茫的小狗
·
2023-08-07 06:22
Systemverilog
SystemVerilog
System
Verilog
——虚方法的使用
1、使用虚方法目的通过在父类里定义虚方法(taskorfunction)，可以在当父类句柄调用一个方法时候，前提是若是这个句柄指向了子类对象，则调用的方法为子类的方法而不是父类的方法。1.1、实例理解：将子类句柄赋值成父类句柄moduletb_virtual();classTransaction;bit[31:0]src=100;functionvoiddisplay();$display("Tr
一只迷茫的小狗
·
2023-08-07 06:50
Systemverilog
SystemVerilog
[HDLBits] Vector100r
input[99:0]in,output[99:0]out);always@(*)beginfor(inti=0;i<100;i=i+1)out[i]=in[99-i];endendmodule
verilog
向盟约宣誓
·
2023-08-07 05:12
HDLBits
fpga开发
verilog
fpga
Verilator简介与使用
WelcometoVerilator,thefastest
Verilog
/System
Verilog
simulator.Accepts
Verilog
orSystem
Verilog
Performslintcode-qualitychecksCompilesintomultithreadedC
Hwang_shuo
·
2023-08-07 05:18
FPGA
fpga开发
c++
Verilator仿真环境搭建
Verilator简介与使用_Hwang_shuo的博客-CSDN博客Verilator是一种开源的
Verilog
/System
Verilog
仿真器，可用于编译代码以及代码在线检查，Verilator能够读取
papaofdoudou
·
2023-08-07 05:18
Linux
嵌入式系统
处理器ISA
mfc
c++
计数器—
verilog
目录常规带使能计数器加减计数器环形计数器约翰逊（Johnson）计数器（扭环形计数器）简易秒表低功耗可恢复计数器计数器的介绍计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。计数器的种类繁多，根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式，分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变
IC天然居士
·
2023-08-07 03:49
Verilog手撕代码
fpga开发
数字IC经典电路（2）——经典乘法器的实现（乘法器简介及
Verilog
实现）
乘法器简介及
Verilog
实现写在前面的话乘法器分类经典乘法器8bit并行乘法器8bit移位相加乘法器优化后的8bit移位相加乘法器查找表乘法器加法树乘法器booth乘法器wallace树乘法器carry-save
IC_Brother
·
2023-08-07 03:17
数字IC设计
fpga开发
数字IC笔面基础，三大核心代码架构之计数器（计数器设计要素及
Verilog
示例）
计数器设计要素及
Verilog
示例写在前面的话计数器设计要素计数器设计示例加法计数器减法计数器带使能标志计数器格雷码计数器环形计数器Johnson计数器Ripple计数器（低功耗计数器的一种）BCD计数器总结写在前面的话计数器设计是数字
IC_Brother
·
2023-08-07 03:46
数字IC设计
架构
fpga开发
基于FPGA的音乐播放器
Verilog
开发
部分参考代码(末尾附文件)moduleDianZiQin(inputclk,inputreset_n,inputplay_set,inputchange_set,inputstop_set,input[3:0]key_in_y,output[3:0]key_out_x,outputalarm,output[5:0]sm_cs,output[7:0]sm_db);reg[11:0]clk_100us
weixin_46018688
·
2023-08-07 00:33
FPGA中
Verilog
的单首音乐播放器代码，简洁易懂
利用数控分频器设计硬件乐曲演奏电路，利用蜂鸣器播放《我和我的祖国》分频器模块：modulediv(iclk_50,rst,addr,clk_4);inputiclk_50;inputrst;output[8:0]addr;outputclk_4;regclk_4;reg[8:0]addr;reg[31:0]count_4;always@(posedgeiclk_50ornegedgerst)beg
泰西颖
·
2023-08-07 00:02
fpga开发
verilog
【Xilinx IP调用】FIFO IP 核介绍及用
Verilog
进行读写实验
目录FIFO简介FIFO分类FIFO信号解释实验任务实验框图创建工程添加IP并配置设计文件写FIFO模块读FIFO模块顶层模块管脚时钟约束验证功能写FIFO部分读FIFO部分FIFO简介FIFO的英文全称是FirstInFirstOut，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5
·
2023-08-06 22:19
Vivado
#
常见
IP
fpga开发
Vivado
FIFO
IP
嵌入式
(
Verilog
) 阻塞型和非阻塞型的assign语句
Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysblock
向盟约宣誓
·
2023-08-06 08:57
fpga
fpga开发
verilog
fpga
(
Verilog
) wire和reg，以及always
Forcombinationalalwaysblocks,alwaysuseasensitivitylistof(*).Explicitlylistingoutthesignalsiserror-prone(ifyoumissone),andisignoredforhardwaresynthesis.Ifyouexplicitlyspecifythesensitivitylistandmissas
向盟约宣誓
·
2023-08-06 08:27
fpga
fpga开发
verilog
fpga
Verilog
学习记录-自用
always语句块一定条件写完整，否则电平触发，综合生成锁存器task不可综合，主要用于仿真/验证大部分都是并行执行的，只有beginend块中阻塞语句是串行if-else和case的区别if-else面积小，但时延（执行时间）大case面积大，但delay小（会被转换为查找表lookuptable）
克莱默申克
·
2023-08-06 03:25
杂
数字电路
Verilog
FPGA实现NIC 10G UDP协议栈网卡，纯
verilog
代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安
·
2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
verilog
网卡
FPGA实现NIC 25G UDP协议栈网卡，纯
verilog
代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行
9527华安
·
2023-08-05 13:33
菜鸟FPGA
PCIE通信专题
菜鸟FPGA以太网专题
fpga开发
udp
NIC
网卡
25G网卡
FPGA纯
verilog
实现Gzip数据压缩deflate算法，提供工程源码和技术支持
目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGAGzip数据压缩功能和性能4、FPGAGzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明5、vivado仿真6、vivado工程7、上板调试验证FPGA开发板测试本zip算法对比于评估8、福利：工程代码的获取1、前言说到FPGA的应用，数据压缩算法的硬件加速器无疑是经典应用之一，用FP
9527华安
·
2023-08-05 13:02
FPGA视频图像编解码
fpga开发
zip
verilog
数据压缩
设计一个Glitch Free的时钟切换电路
如题，时钟切换的具体要求如下 用
Verilog
实现glitchfree时钟切换电路。输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。
邶风，
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2023-08-05 13:13
FPGA面试
fpga开发
牛客网
Verilog
刷题——VL52
牛客网
Verilog
刷题——VL52题目答案题目 请编写一个十进制计数器模块，当mode信号为1，计数器输出信号递增，当mode信号为0，计数器输出信号递减。每次到达0，给出指示信号zero。
锅巴不加盐
·
2023-08-05 12:05
牛客刷题
fpga开发
Verilog
4选1多路选择器的
Verilog
描述及仿真
真值表符号
Verilog
描述①采用case语句描述moduledata_selector41(sel,in,out);input[1:0]sel;input[3:0]in;outputout;regout
我不叫施展诶
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2023-08-05 11:11
Verilog
编程
verilog
System
Verilog
scheduler
文章目录简介调度器simulationregionPreponedregionActiveregionInactiveregionNBA(Non-blockingAssignmentEventsregion)ObservedregionReactiveregionRe-InactiveEventsregionRe-NBARegionPostponedRegionPLIregion:Pre-acti
wjx5210
·
2023-08-04 19:36
IC
IC
2020年DAJIANG秋招IC设计笔试题
2021届大疆校招IC芯片开发工程师笔试题【多选题】以下哪些变化会存在功耗消耗：（ABC）【A】只有数据信号翻转【B】只有复位信号翻转【C】只有时钟信号翻转【D】所有信号都不翻转
Verilog
中，a=1
一条摸水鱼
·
2023-08-04 18:51
跨时钟域握手信号的实现（
Verilog
）
方法使用握手信号是在两个不同域之间传输数据的有效方式，如下图所示：使用握手信号xack和yreq，系统X发给系统Y，下面是使用握手信号传输数据的例子：1）发送器系统X将数据放到数据总线上并发出xreq请求信号，表示有效数据已经发送到接收器系统Y的数据总线上2）把xreq信号同步到接收器的时钟域yclk上。3）接收器在识别xreq同步信号yreq2后，锁存数据总线上的信号4）接收器发出确认信号yac
IC2ICU
·
2023-08-04 16:54
verilog实战
fpga开发
数字设计
verilog
实现I2C控制器 （小梅哥思路）----详细解析
i2c_bit_shift模块框图如下所示输入输出信号：整体的思路如下：通过输入的命令组合，完成一次8字节数据的传输。定义了6种命令，WR写数据请求（6’b000_001）STA起始位请求(6’b000_010)RD读数据请求(6’b000_100)STO停止位请求（6’b001_000）ACK应答位请求(6’b010_000)NACK无应答请求（6‘b100_000）采用了状态机里面套用序列机的
IC2ICU
·
2023-08-04 16:24
verilog实战
fpga开发
Verilog
实现冒泡法排序（可配置数据的数目和位宽）
1冒泡排序冒泡排序（BubbleSort）也是一种简单直观的排序算法。它重复地走访过要排序的数列，一次比较两个元素，如果他们的顺序错误就把他们交换过来。走访数列的工作是重复地进行直到没有再需要交换，也就是说该数列已经排序完成。这个算法的名字由来是因为越小的元素会经由交换慢慢"浮"到数列的顶端。作为最简单的排序算法之一，冒泡排序给我的感觉就像Abandon在单词书里出现的感觉一样，每次都在第一页第一
IC2ICU
·
2023-08-04 16:24
verilog实战
fpga开发
排序算法
算法
system
verilog
学习 ----队列
队列队列是一头取另一头存的数据结构，符合先进先出的顺序。队列像一个动态数组一样，队列长度可以增加或者减小，同时也支持在任意位置增加和移除元素。队列声明和unpacked数组是类似的，只是需要使用$符号来确定数组的大小。在队列中，下标0表示第一个元素，$表示最后一个entry。可以指定队列的长度，也可以不指定队列的长度。bitqueue_1[$];//queueofbits(unboundqueue
IC2ICU
·
2023-08-04 16:24
systemverilog学习
学习
数据结构
Verilog
基础（一）——数据类型、运算符
Verilog
基础（一）——数据类型、运算符1.数据类型1.1常量1.2参数1.3传参示例1.4变量1.4.1Wire型1.4.2Reg型1.4.3Memory型2.运算符2.1赋值运算符2.1.1阻塞赋值运算符
BIGMAC_1017
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2023-08-04 16:21
FPGA
verilog
fpga
【数字IC】从零开始的
Verilog
UART设计
从零开始的UART协议设计一、写在前面1.1协议标准1.2数字IC组件代码二、设计要求三、模块划分四、全局参数五、整体结构六、波特率生成器6.1设计文件6.2仿真文件6.3仿真结果七、发送模块7.1发射模块状态机跳变7.2设计文件7.3仿真文件7.4仿真结果八、接收模块8.1接收模块状态机跳变8.2设计文件8.3仿真文件8.4仿真结果九、TOP模块9.1设计文件9.2仿真文件9.3仿真结果十、本设
张江打工人
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2023-08-04 16:50
#
UART协议
fpga开发
verilog
芯片
fpga
硬件架构
Verilog
语法（二）——运算符
Verilog
HDL中支持多种运算符，包括算术运算符、比较运算符、逻辑运算符、位运算符等等。以下是一些常用的运算符及其用法。算术运算符
Verilog
中的算术运算符包括加法、减法、乘法、除法、取模等。
kyle_ic
·
2023-08-04 16:20
DIC
Verilog
fpga开发
硬件架构
2.3
Verilog
HDL运算符
运算符1算术运算符2逻辑运算符3按位运算符4关系运算符5等式运算符6缩减运算符7移位运算符8条件运算符和拼接运算符8.1条件运算符8.2拼接运算符9运算符的优先级1算术运算符注意：在进行整数的除法运算时，结果要略去小数部分，只取整数部分；而进行取模运算时（%，亦称作求余运算符）结果的符号位采用模运算符中第一个操作数的符号。例如，-10%3结果-1，11%-3结果为2。在进行算术运算时，如果某
weixin_42454243
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2023-08-04 16:49
FPGA基础
硬件工程
Verilog
学习笔记（三）-- 数字电路的逻辑运算
文章目录前言一、基本运算的真值表二.算数运算2.1加减乘除2.2常数位移三.关系操作3.1关系操作四.位拼接与选取4.1拼接4.2数据对齐要处理4.3数据选择前言一、基本运算的真值表标量运算的逻辑运算（与或非）有以下几种：1.逻辑取反(!):对1个操作数进行逻辑取反,如果这个操作数为0,则结果为1;如果这个操作数不为0,则结果为0。2.逻辑与(&&):对2个操作数进行逻辑与,如果两者同为1或同不为
知之至知
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2023-08-04 16:49
FPGA学习笔记
fpga
verilog
EGO1—实现8选1的数据选择器74HC151
（必须）使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA74HC151151及其功能真值表代码实现1.
verilog
代码`timescale1ns
unique_ZRF
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2023-08-04 16:18
FPGA
fpga开发
Verilog
语法基础04--运算符
Verilog
中的操作符按照功能可以分为下述类型：1、算术运算符2、关系运算符3、逻辑运算符4、条件运算符5、位运算符6、移位运算符7、拼接运算符算术运算符：符号使用方法说明+a+ba加上b-a-ba减去
s375527511
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2023-08-04 16:47
FPGA
fpga开发
Verilog
HDL 阻塞和非阻塞赋值的理解(2)
Verilog
HDL阻塞和非阻塞赋值的理解(2)阻塞和非阻塞赋值的语言结构是
Verilog
语言中最难理解概念之一。
ShareWow丶
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2023-08-04 16:47
#
Verilog
HDL语言及设计
VerilogHDL
阻塞赋值
非阻塞赋值
FPGA
加法器、半加器、全加器、超前进位加法器
设加数（输入端）为A、B；和为S；向高位的进位为Ci+1逻辑表达式：
verilog
数据流级描述：//半加
不遗余力
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2023-08-04 16:17
FPGA
fpga开发
Verilog
实现流水灯
3.6、测试文件3.7、上板验证4、总结1、实验平台软件：PC、QuartusPrime18.1、Modelsim10.5b硬件：AlteraFPGA开发板（EP4CE6E22F17C8）2、实验目的编写
Verilog
HDL
青柠Miya
·
2023-08-04 16:46
FPGA学习
fpga开发
verilog设计
verilog
设计抢答器【附源码】
抢答器设计1、实验平台2、实验目的2.1、实验内容3、实验流程3.1、实验原理3.2、系统架构3.3、子功能模块设计3.3.1、中央控制模块模块框图信号定义设计文件3.3.2、数码管驱动模块设计文件3.3.3LED驱动模块3.3.4、按键消抖模块3.4仿真验证3.4、板级验证3.4.1、顶层文件4、总结1、实验平台软件：PC、QuartusPrime18.1、Modelsim10.5b硬件：Alt
青柠Miya
·
2023-08-04 16:46
FPGA学习
fpga开发
Verilog
抢答器
【数字IC/FPGA】UART的
Verilog
实现
UART通用异步收发器(UniversalAsynchronousReceiver／Transmitter，UART)可以和各种标准串行接口，如RS232和RS485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。一般UART由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和成本提
FPGA硅农
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2023-08-04 16:15
FPGA
数字IC设计
fpga开发
数字IC设计
UART 串口收发模块设计及
Verilog
实现
1.1UART协议层1.2.1UART的帧格式1.2.2UART的波特率1.2UART物理层1.3.1物理连接1.3.2接口标准1.3.3硬件设计1.USB转串口电路2.RS232转串口电路二、UART设计及
Verilog
qq_24287711
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2023-08-04 16:43
数字IC设计
fpga开发
基于
verilog
的uart协议实现
目录1、理论介绍2、架构设计3、代码设计一、发送模块代码二、接收代码设计三、顶层模块设计四、测试代码4、仿真实验1、理论介绍uart：通用异步收发传输器（UniversalAsynchronousReceiver/Transmitter)，是一种串行的收发方式，由于没有时钟，因此需要双方约定好传输的速率，以及起始和停止，为了保证数据的可靠传输，还需要使用校验位。uart协议如图图1uart协议在协
Annotater
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2023-08-04 16:09
verilog
【
Verilog
】UART异步串口的
verilog
实现
目录一、UART介绍二、
Verilog
代码2.1TOP2.2发送模块2.3接收模块一、UART介绍UART是一种采用异步串行通信方式的通用异步收发传输器（universalasynchronousreceiver-transmitter
子墨祭
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2023-08-04 16:08
Verilog
FPGA接口篇
fpga开发
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