克莱默申克
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Verilog学习记录-自用

Verilog学习记录-自用_第1张图片Verilog学习记录-自用_第2张图片
always语句块一定条件写完整，否则电平触发，综合生成锁存器
Verilog学习记录-自用_第3张图片
Verilog学习记录-自用_第4张图片

task不可综合，主要用于仿真/验证
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Verilog学习记录-自用_第6张图片
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Verilog学习记录-自用_第8张图片
Verilog学习记录-自用_第9张图片
大部分都是并行执行的，只有begin end块中阻塞语句是串行

if-else和case的区别
if-else面积小，但时延（执行时间）大
case面积大，但delay小（会被转换为查找表lookup table）

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