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#Verilog
数字IC实践项目（7）—CNN加速器的设计和实现（付费项目）
数字IC实践项目（7）—基于
Verilog
的CNN加速器（付费项目）写在前面的话项目整体框图神经网络框图完整电路框图项目简介和学习目的软件环境要求资源占用&板载功耗总结写在前面的话项目介绍：卷积神经网络硬件加速器是一种专门设计用于提高神经网络计算性能的硬件设备
IC_Brother
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2023-07-25 07:47
数字IC经典电路设计和实践项目
cnn
人工智能
神经网络
vcs常用的命令选项:
ffilenameRTL文件列表+incdir+directory+添加include文件夹-I进入交互界面-llogfile文件名-Ppli.tab定义PLI的列表(Tab)文件+v2k使用推荐的标准-y定义
verilog
风中少年02
·
2023-07-25 01:49
数字IC前端学习笔记：仲裁轮询（四）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：格雷码（含
Verilog
日晨难再
·
2023-07-24 21:44
数字IC前端
前端
数字IC
Verilog
HDL
硬件工程
fpga开发
Verilog
基础：disable语句
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基础：表达式位宽的确定（位宽拓展）
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基础：表达式符号的确定
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基础：数据类型
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基础：位宽拓展和有符号数运算的联系
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基础：case、casex
日晨难再
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2023-07-24 21:14
Verilog
fpga开发
Verilog
HDL
数字IC
硬件工程
前端
[HDLBits] Module shift8
wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.Likeeverywhereelsein
Verilog
向盟约宣誓
·
2023-07-24 16:38
HDLBits
fpga开发
verilog
fpga
Verilog
学习之路二——基础学习总结（摘取自菜鸟教程）
目录1
Verilog
设计方法2.基础语法2.1格式2.2数值表示数值种类表示方法2.3数据类型2.4表达式3.编译指令4.连续赋值5.过程结构6过程赋值7时序控制8语句块9循环10函数例子-数码管译码1
Verilog
码尔泰
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2023-07-24 15:12
FPGA
Verilog
学习
fpga开发
笔试题-2023-联发科-数字IC设计【纯净题目版】
设计笔试时长：90min笔试平台：oxcoder猿圈科技题目类型：简答题（90道）主观评价难易程度：★★☆☆☆知识覆盖：★☆☆☆☆超纲范围：★☆☆☆☆值得一刷：★★☆☆☆文章目录1(8分)[简答题]如下为一段
verilog
lu-ming.xyz
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2023-07-24 14:55
2023
面试实录
数字IC设计
刷题
面经
秋招
笔试
如何格式化代码并在word中内嵌格式化代码，美化代码插入word中
：https://paste.ubuntu.com/2、在Poster处键入自己的名字或者昵称，Syntax处选择自己的代码类型（Ubuntu网站基本支持所有主流的代码类型），这里利用比较小众的语言：
Verilog
HDL
登 风
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2023-07-23 05:59
其它
word
notepad++
【FPGA高速数据采集ATA接口
verilog
开发】——实现高速、稳定的数据传输
【FPGA高速数据采集ATA接口
verilog
开发】——实现高速、稳定的数据传输在数字电路设计中，FPGA（FieldProgrammableGateArray）是一个广泛使用的可编程逻辑器件。
2301_78484069
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2023-07-23 00:21
fpga开发
matlab
使用dc_shell读.v(rtl/netlist)看电路图,打开gui
filelist1.2elaborate1.3设置current_design1.4link1.5后续综合流程2.启动dc，并读取netlist3.启动gui查看电路图使用dc_shell可以直接读取
verilog
cy413026
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2023-07-22 17:17
soc
Tools
芯片后端
芯片
【System
Verilog
和UVM基础入门22】set_type_override_by_type
set_type_override_by_typepurevirtualfunctionvoidset_type_override_by_type(uvm_object_wrapperoriginal_type,uvm_object_wrapperoverride_type,bitreplace=1);//Function:set_type_override_by_name////Configur
开心快乐的
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2023-07-21 21:08
汽车芯片IC验证
其他
【System
Verilog
and UVM基础入门14】UVM寄存器模型
第14讲UVM寄存器模型从小父亲就教育我，要做一个对社会有用的人！目录第14讲UVM寄存器模型Part1.概述Part2.set()和update()Part3.访问方式Part4.深入理解VCSralgen可以自动生成寄存器模型！本文就以ral_tommi.sv文件举例，理解寄存器模型！想想寄存器模型的存在意义！Part1.概述硬件中的各个功能模块可以由处理器来配置功能以及访问状态，而与处理器的
开心快乐的
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2023-07-21 21:37
汽车芯片IC验证
硬件架构
fpga开发
Verilog
实现简单的总线轮训仲裁器
//下面这个是以输入信号作为状态机的转移条件，写得比较冗余：////
Verilog
Moduledemo1_lib.bus_arbitor.arch_name///////Discription://BusPollingArbitor
开心快乐的
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2023-07-21 21:07
汽车芯片IC验证
fpga开发
FPGA驱动eMMC系列(一)-------简介
在网上也找了许多资料，但大多是介绍性的，以及对文档的翻译，没能很好的讲解如何从零编写
Verilog
代码来控制eMMC。看了很多文章，但大多大同小异，还是无从下手。
FPGA之旅
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2023-07-21 16:42
FPGA
fpga开发
eMMC
FPGA驱动0.96oled显示屏 （4线 SPI）
verilog
语言
之前也陆陆续续看了很多博客，也都能在自己的屏幕上显示出来，但是问题就是不知道怎么修改代码显示自己希望显示的东西，而且由于没注释原因看不太懂最终的实现效果最终实现效果视频b站视频链接1(评论区有人给了源码的百度网盘链接)csdn博客链接1csdn博客链接2最终仔细看了这个博客，发现既简洁，又可以实现自己的目的。本篇文章参考链接本文在这篇博客基础上进行扩展，使其可以更方便的使用，定义如下变量mem，对
Mathematical dream
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2023-07-21 16:40
fpga开发
verilog
spi
关于SV的一些知识1
首先在
verilog
重只有两种数据类型，即变量类型和现网类型，这两种都是四值逻辑。变量类型中的reg，integer可以储存组合逻辑或者时序逻辑，而线网类型中的wire可以用来连接硬件模块。
他乡的故乡人
·
2023-07-20 16:34
sv
有关验证的一些东西
fpga开发
前端
Circuits--Sequential Logic--Finite State Machines--Fsm1s
网址：https://hdlbits.01xz.net/wiki/Fsm1s//Notethe
Verilog
-1995moduledeclarationsyntaxhere:moduletop_module
余睿Lorin
·
2023-07-20 12:59
HDLbits
fpga
verilog
Verilog
：基础语法（下）
Verilog
：基础语法（上）模块与端口关键词：模块，端口，双向端口，PAD结构建模方式有3类描述语句：Gate（门级）例化语句，UDP(用户定义原语)例化语句和module(模块)例化语句。
JackHCC
·
2023-07-19 22:11
verilog
实现状态机
如愿一、使用工具二、要求三、需求分析四、时序切换五、检测10010串六、总结一、使用工具Quartus18.1二、要求1、根据以下描述功能用
verilog
编写一段代码，并用状态机来实现该功能。
伊始不觉
·
2023-07-19 16:42
FPGA
fpga开发
Quartus-II 三种方式进行D触发器仿真
介绍1.2使用版本1.3安装教程二、Modelsim2.1介绍2.2主要特点2.3使用版本2.4安装教程三、D触发器3.1结构3.2工作原理3.3功能表四、D触发器原理图并仿真五、调用D触发器仿真六、
verilog
伊始不觉
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2023-07-19 16:12
FPGA
fpga开发
FPGA：vivado调试过程中ila使用和时钟域技巧
学习fpga，从
Verilog
学习，到程序编写，到行为仿真测试文件编写，随着FPGA学习的深入和程序不断编写，测试，最终需要进入到板级调试过程。
一支绝命钩
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2023-07-19 14:17
FPGA
fpga开发
硬件工程
FPGA实验四：交通灯控制器设计
实验结果及分析1、引脚锁定2、仿真波形及分析3、下载测试结果及分析五、实验心得1.解决实验中遇见的问题及解决2.实验完成的心得一、实验目的（1）熟悉交通灯控制器的工作原理；（2）掌握状态机的设计；（3）掌握用
Verilog
长安er
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2023-07-19 04:14
FPGA设计
硬件
fpga开发
信号处理
实验报告
交通灯
iserdese2接口详解_7系列FPGA原语例程
【实例简介】7系列的
Verilog
/VHDL原语使用例程，可用NotePad或UltraEdit等工具打开查看【实例截图】【核心代码】7_Series_Library_Templates└──7_Series_Library_Templates
weixin_39716510
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2023-07-18 23:45
iserdese2接口详解
图像采集——OV5640摄像头简介、硬件电路及上电控制的
Verilog
代码实现并进行modelsim仿真
文章目录前言OV5640参数和内部结构SCCB接口DVP接口帧时序硬件电路OV5640上电控制OV5640上电控制的
Verilog
代码前言链接：https://pan.baidu.com/s/1hmWm1w8Ny4Il25DIFR74Jw
Fighting_XH
·
2023-07-18 23:41
OV5640
verilog
硬件工程
fpga开发
数字信号处理
Verilog
基础知识-——计数器设计以及任意分频设计与modelsim仿真
文章目录1、模10计数器的设计与仿真2、加入使能信号3、先递增后递减的计数器设计与仿真4、二分频（用D触发器实现）5、三分频6、任意分频（占空比为50%）6.1任意偶数N分频方式6.2任意奇数N分频方式产生iic的scl250khz时钟频率计数器的逻辑功能：记录时钟脉冲的个数1、模10计数器的设计与仿真现要求设计模10计数器，0到9循环累加，计数满清0。moduleCount_1(inputclk
Fighting_XH
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2023-07-18 23:11
FPGA基础
modelsim仿真
verilog
数字信号处理
fpga开发
fpga
硬件工程
FPGA基础学习——
Verilog
实现的边沿检测（上升沿下降沿检测）及Modelsim仿真
2、边沿检测的方法3、
Verilog
实现边沿检测4、上升沿、下降沿和数据沿是如何写出来的？5、亚稳态问题（多加一级寄存器来解决）1、什么是边沿检测？
Fighting_XH
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2023-07-18 23:10
FPGA基础
modelsim仿真
fpga开发
学习
verilog
状态机设计——实现1011和101序列检测器
文章目录1检测1011序列1.1不重叠检测和重叠检测1.2
verilog
实现不重叠检测1.3
verilog
实现重叠检测2检测101序列1检测1011序列题目：用Moore型状态机实现序列“1101”从右到左的不重叠检测
Fighting_XH
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2023-07-18 23:10
FPGA基础
modelsim仿真
verilog
状态机
Verilog
实现串口收发
主要逻辑参考stm32篇的GPIO模拟串口，接收主要是捕获开始信号，然后定时采样获取8位数据位（未考虑停止位和校验位）使用robeieda仿真结果（发送的仿真信号，然后再将接收的信号输出）接收：reg[15:0]uart_clk_count=0;reg[15:0]uart_trig_count=0;reg[15:0]uart_period=3472;//(1/9600)*33.333Mhz=347
山间朝暮-C
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2023-07-18 23:08
FPGA
fpga开发
FPGA入门：QuartusⅡ实现半加器，全加器，四位全加器
1.2一位全加器二、原理图实现半加器与全加器2.1半加器2.1.1创建项目2.1.2原理图设计半加器2.1.3半加器波形仿真2.1.4将半加器设置为可调用元件2.2全加器2.2.1新建原理图2.2.2
Verilog
鸡腿堡堡堡堡
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2023-07-18 20:04
fpga开发
FPGA学习——PWM实现呼吸流水灯（附源码）
文章目录一、PWM简介1.1PWM定义1.2PWM参数二、
Verilog
实现PWM呼吸灯三、实现效果四、总结一、PWM简介1.1PWM定义PWM是一种对模拟信号电平进行数字编码的方法。
鸡腿堡堡堡堡
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2023-07-18 20:33
fpga开发
学习
Verilog
基础之十五、锁存器实现
目录一、前言二、工程设计2.1工程代码2.2综合结果2.3Latch实现一、前言在之前的文章中介绍过寄存器，本节介绍一个类似的逻辑单元：锁存器。在大部分的资料和文章介绍中，都是告诉读者设计中应尽量避免出现锁存器，这主要是由锁存器的特点决定的。锁存器和普通触发器最大的区别就是锁存器为电平触发，如高电平或低电平，而触发器为边沿触发，这一特性使得锁存器不如触发器稳定，电平触发容易受干扰信号的影响而导致状
知识充实人生
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2023-07-18 19:31
Vivado
Verilog学习笔记
FPGA所知所见所解
fpga开发
存储器
触发器
Verilog
基础之十七、锁相环PLL
目录一、前言1.1背景1.2PLL结构二、工程设计2.1PLLIP核配置2.2设计代码2.3测试代码2.4仿真结果2.5常见问题一、前言1.1背景若将一个FPGA工程看做一个人体，时钟的重要性丝毫不亚于心脏对于人体的重要性，时钟的每一个周期对于工程都是一次全面的状态更新，因此，时钟的有效使用重要性不言而喻。以赛灵思7系列的器件为例，在之前的文章Xilinx之7系列时钟资源与时钟架构中，第三节时钟管
知识充实人生
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2023-07-18 19:31
Vivado
FPGA所知所见所解
Verilog学习笔记
fpga开发
锁相环
PLL
modelsim仿真
Verilog
基础之十六、RAM实现
目录一、前言二、工程设计2.1RAMIP核使用2.2设计代码2.3仿真代码2.4综合结果2.5仿真结果一、前言工程设计中除逻辑计算单元外，存储单元也是不可获取的部分，RAM(RandomAccessMemory)随机存取存储器即可以写入数据，也可读取数据，写入或读取的位置由输入的地址决定。二、工程设计RAM作为常用的单元，器件都是自带对应的IP核，可直接创建例化使用，本文将介绍通过IP核以及RTL
知识充实人生
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2023-07-18 19:25
Verilog学习笔记
Vivado
FPGA所知所见所解
fpga开发
RAM
随机存储器
modelsim
verilog
有符号数加减法----正负128
目录1.加运算，+128或者+（-128）1）输入信号为8位有符号数2）输入信号为9位有符号数2.减法运算，-128或者-（-128）1）输入信号为8位有符号数2）输入信号为9位有符号数我们都知道对于
verilog
会飞的珠珠侠
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2023-07-18 02:22
算法
verilog
基于System
Verilog
的同步FIFO实现(一)
FIFO，全称FirstInFirstOut，它是数字电路设计中一个重要的基本单元，它分为同步FIFO和异步FIFO，所谓同步FIFO，是指读写都是在同一个时钟的驱动下进行的，而异步FIFO读写操作的时钟是分离的，本文主要讲述同步FIFO的实现。如图，是同步FIFO的一个示意图，它由clk,rst,wr_en,rd_en,full,empty,rdata,wdata等信号构成，其中，full,em
FPGA硅农
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2023-07-17 22:30
FPGA
数字IC设计
fpga开发
数字IC
systemverilog
Quartus/
Verilog
：移位实现不同频率的流水灯
//该程序将用移位来实现流水灯，每次左移一个流水灯；复位时流水灯全亮，高电平有效//三个分频，分别为亮灭灯间隔0.5s、以100HZ、10HZ频率闪烁moduleLED(inputclk,//时钟信号inputrst_n,//复位信号input[1:0]en,//控制分频的开关outputreg[9:0]led//流水灯输出);reg[27:0]count;//计数控制分频always@(pose
海上生明玉
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2023-07-17 18:18
Verilog
verilog
vhdl
Verilog
学习网站推荐
推荐一个
Verilog
的学习网址hdlbits.01xz.net再附上一个大佬的博客https://www.cnblogs.com/BUAA-Wander/
曦哥刚学c语言
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2023-07-17 16:11
Verilog
使用
Verilog
实现FPGA双列电梯控制系统
设计目的及要求实现2个8层电梯升降控制设计，该设计模拟完成8层楼的载客服务，同时示电梯运行情况和电梯外请求信息，具体要求如下：1)
weixin_34122810
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2023-07-17 16:10
FPGA编程，
verilog
实现简易电梯控制系统，某大学数电实验课设
开发环境：Vivado2020.1使用编程语言：
Verilog
开发板芯片：xc7a35tftg256-1（具体开发板型号未知，不同版本的开发板可能某些元件的引脚电平会不同，可能需要根据自己手上的开发板版本做一些修改
啥都想学啥都学不好
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2023-07-17 16:07
fpga开发
Verilog
HDL学习教程-HDLBits网站
Verilog
HDL学习教程-HDLBits网站在学习
Verilog
HDL语言的过程中，作为初学者小白不免有疑惑要从哪里开始。
D.C_H
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2023-07-17 16:32
FPGA专栏
硬件工程
fpga开发
FPGA学习网站、开源网站和论坛网站汇总
一、基础类学习网站1、HDLbits（初学者入门）HDLBits有一系列的
Verilog
基础知识，可以在线仿真的学习网站，题目很多，内容丰富，包括了
Verilog
的基础语法、时序电路和组合电路、基础电路和测试激励等等
jk_101
·
2023-07-17 16:01
FPGA
fpga开发
学习
system
Verilog
验证测试平台编写指南——读书笔记（持续更新）
第一章验证导论1、基本测试平台的功能测试平台的用途在于确定待测设计的正确性。包含下列步骤：（1）产生激励。（2）把激励施加到DUT上.（3）捕捉响应。（4）检验正确性。（5）对照整个验证目标测算进展情况。2、方法学基础本书使用如下原则：（1）受约束的随机激励。（2）功能覆盖率。（3）使用事务处理器的分层测试平台。（4）对所有测试通用的测试平台，（5）独立于测试平台之外的个性化测试代码。3、随机化对
eachanm
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2023-07-17 16:30
读书/教程笔记
verilog
UVM实战读书笔记-----持续更新
附录：system
verilog
使用简介System
Verilog
是一种面向对象的编程语言，面向对象语言最重要的特点是所有的功能都要在类（class）里实现。
eachanm
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2023-07-17 16:30
IC验证
UVM
如何实现时钟信号分频？
其
Verilog
描述如下：首先，精确理解一下50MHz的时钟频率究竟是什么概念？50MHz的时钟信号，其周期为1/50M秒，1秒有50M个方波信号。
知行&
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2023-07-17 16:29
fpga开发
硬件工程
32个关于FPGA的学习网站
语言类学习网站1、HDLbits网站地址：https://hdlbits.01xz.net/wiki/Main_Page在线作答、编译的学习
Verilog
的网站，题目很多，内容丰富。
孤独的单刀
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2023-07-17 16:27
FPGA设计与调试
fpga开发
FPGA课程设计——数字电子时钟
VERILOG
（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示）
本文是用
verilog
语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准,定时闹钟等功能。本
嗨菜鸡
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2023-07-17 16:26
课程设计
fpga开发
USTC
Verilog
OJ 重点题目题解
1，在前面的电路中，寄存器输出端q在每个时钟的上升沿都会更新一次，但有时候我们可能需要使输出端保持不变，这时就需要加入使能信号，创建一16bit位宽（2byte）的寄存器，其中每字节都由一个使能信号控制，使能为0时，输出保持不变，使能为1时更新q。时钟上升沿触发，同步复位，复位低电平有效，复位值为0。moduletop_module(inputclk,inputresetn,input[1:0]b
不知源
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2023-07-17 14:32
Verilog
单片机
嵌入式硬件
risc-v
硬件架构
fpga开发
FPGA----
Verilog
矩阵求逆
1、本人使用纯
Verilog
语言实现了方阵矩阵求逆的并行计算，代码复用性强、可扩展性强、包含矩阵的四则运算，下面的例子是8*8的，本人代码可以向上封装以2^n阶数增长。2、下面是8*8矩阵的仿真截图。
发光的沙子
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2023-07-17 10:14
fpga开发
矩阵
线性代数
verilog
FPGA-DFPGL22学习5-
VERILOG
系列文章之上章FPGA-DFPGL22学习4-仿真平台学习文章目录系列文章之上章前言一、
Verilog
简介二、
Verilog
基础1.逻辑值2.进制3.标识符4.数据类型寄存器类型线网类型参数类型5.运算符三
子歌的宏定义
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2023-07-17 10:12
FPGA
fpga开发
学习
FPGA-DFPGL22学习6-led
系列文章之上章FPGA-DFPGL22学习5-
VERILOG
文章目录系列文章之上章前言一、原理图端口对应二、程序设计三、程序编写四、仿真五、工程下载前言@和原子哥一起学习FPGA开发环境：正点原子ATK-DFPGL22G
子歌的宏定义
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2023-07-17 10:37
FPGA
fpga开发
学习
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