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#Verilog
数字IC前端学习笔记：仲裁轮询（一）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：格雷码（含
Verilog
日晨难再
·
2023-06-18 17:49
数字IC
前端
Verilog
HDL
数字IC
fpga开发
硬件工程
数字IC前端学习笔记：仲裁轮询（二）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：格雷码（含
Verilog
日晨难再
·
2023-06-18 17:16
数字IC
前端
硬件工程
fpga开发
Verilog
HDL
数字IC
FPGA基础知识-开关级建模
5.在
Verilog
中，用所提供的开关建立基本开关级电路。学习
第二层皮-合肥
·
2023-06-18 16:42
FPGA设计-基础篇
fpga开发
FPGA基础知识-时序和延迟
目录学习目标：学习内容：1.延迟模型的类型2.路径延迟建模3.时序检查4.延迟反标注学习时间：学习总结学习目标：提示：这里可以添加学习目标·鉴别
Verilog
仿真中用到的延迟模型的类型，分布延迟、集总（
第二层皮-合肥
·
2023-06-18 16:10
FPGA设计-基础篇
fpga开发
傻白入门芯片设计，System
Verilog
Assertion（SVA）学习（二十一）
目录一、什么是断言？二、断言分类？（一）从断言的功能上来说，广义的断言分为四类，分别满足不同的验证需要。（二）从断言的触发方式上来分，断言又可以分成两大类：即时断言和并发断言。三、如何在RTL设计中嵌入SVA断言四、assert和cover的查看、删除和恢复（一）show_prop查看（二）rm_prop删除（三）add_prop恢复五、约束及其种类（一）常量（二）SVA约束（三）时钟域约束六、检
好啊啊啊啊
·
2023-06-18 03:38
芯片设计入门
数字芯片前端验证
形式验证
SVA
断言
ASIC-WORLD
Verilog
（7）过程语句
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
·
2023-06-17 21:18
Verilog语法
fpga开发
Verilog
Xilinx
altera
IC
数字IC设计怎么入门？（附学习全流程）
其实对于初级数字IC设计工程师而言，不仅仅需要较好的
Verilog
语法功底，还要熟悉企业的Linux环境以及EDA工具，此时你就需要掌握Shell，Vim，SVN等公司操作环境，以及VCS，Verdi，
IC修真院
·
2023-06-17 14:40
学习
IC设计
IC
【FPGA】关于软核、固核、硬核的区别
软核是用VHDL、
Verilog
HDL等
风声holy
·
2023-06-17 05:41
fpga开发
【
Verilog
】组合逻辑（多路选择器设计）
modulefn_sw(A,B,sel,Y);inputA;inputB;inputsel;outputY;assignY=sel?(A^B):(A&B);endmodulemodulefn_sw(A,B,sel,Y);inputA;inputB;inputsel;outputY;regY;always@(AorBorsel)//是所有的输入信号beginif(sel==1)beginY<=A^B
繁星伴晚安
·
2023-06-17 05:57
计算机组成原理
8选1的多路选择器c语言代码,-8译码器_4选1多路选择器.doc
专业：计算机科学与技术班级：计实1001学号：U201014488姓名：王宸敏电话：邮件：1428163209@完成日期：2012-05-28周一晚上指导教师：吴非实验报告一、实验
Verilog
电路设计与仿真二
以网为生
·
2023-06-17 05:27
8选1的多路选择器c语言代码
【FPGA】
Verilog
：锁存器 Latch | RS Flip-Flop 与 D Flip-Flop 的实现
写在前面：本章将理解RS/D锁存器的概念，了解RS/D/JK触发器的概念，使用
Verilog
实现各种锁存器(Latch)和翻转器(Flip-Flop)，并通过FPGA验证用
Verilog
的实现。
柠檬叶子C
·
2023-06-17 04:59
⚡《FPGA玩板子》
fpga开发
verilog
【FPGA入门】第一篇、
Verilog
基本语法常识
目录第一部分、不同的变量类型1、wire和reg的区别2、如何对变量进行赋值呢？3、什么是阻塞？什么是非阻塞？第二部分、变量位宽的定义1、各种系统默认情况2、变量位宽声明方式3、表明位宽的情况下，赋值方式4、两个模块之间例化，不定义变量直接用的方式5、常用的变量定义为参数第三部分、赋值语句1、assign和always赋值语句的区别2、assign和always赋值语句的例子3、inital语句4
大屁桃
·
2023-06-17 03:12
FPGA的学习之旅
fpga开发
FPGA基础知识-实用建模技术
过程连续赋值2.改写参数3.条件编译和执行4.时间尺度5.常用的系统任务学习时间：学习总结学习目标：提示：这里可以添加学习目标1.掌握怎样在模块调用时用defparam语句重新定义参数值J解释条件编译和
Verilog
第二层皮-合肥
·
2023-06-17 02:39
FPGA设计-基础篇
fpga开发
FPGA基础知识-任务和函数
学习内容：提示：这里可以添加要学的内容1.任务和函数的区别在
Verilog
中，任务和函数用于不同的日的。我们将在下面的几节中,对两者进行更详细的讨论。但是，在学习之前，理解两者之间的区别是
第二层皮-合肥
·
2023-06-17 02:36
FPGA设计-基础篇
fpga开发
Verilog
第1节作业提交-2019-07-17
第一步建立功能模块modulekey_ctrl_led(inputwirekey1,inputwirekey2,inputwirekey3,outputwireled);assignled=key1&key2&key3;endmodule第二部建立仿真激励模块`timescale1ns/1nsmoduletb_key_ctrl_led();regkey11,key22,key33;wireled1
Xele
·
2023-06-16 18:42
【FPGA零基础学习之旅#7】BCD计数器设计
❤️目录-BCD计数器设计一、效果演示二、BCD码基础知识三、BCD计数器
Verilog
实现四、级联BCD计数器实现4.1
Verilog
实现4.2ip核实现一、效果演示顶层模块中的BCD模块级联：
小夏与酒
·
2023-06-16 14:02
FPGA学习之旅
fpga开发
学习
Verilog
HDL
BCD码
ip核
HLS入门实践
HLS入门实践文章目录HLS入门实践1.HLS基本知识简述1.1HLS简介1.2HLS相关知识概念2.HLS技术认识2.1与VHDL/
Verilog
关系2.2关键技术问题2.3存在的技术局限性3.HLS
849879773
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2023-06-16 09:39
fpga开发
工作总结
每日工作总结201910241.
verilog
写测试激励，定向验证很方便。注意无法，task中不能用always@语句。可以用@（posedgeclk）不能#参数传递。
Joycty
·
2023-06-16 04:16
【手撕代码】同步 FIFO、LIFO/Stack
网上有很多关于FIFO的
Verilog
/VHDL代码的资源，过去，我自己也使用过其中的一些。但令人沮丧的是，它们
碎碎思
·
2023-06-15 21:36
fpga开发
如何实现异步FIFO，听小哥给你说说
异步FIFO的实现（从
verilog
代码到波形）一、 异步fifo的简单介绍我们知道，fifo最简易的构造能够由一个DPRRAM达到，只不过fifo不须要地址，每个数据的存取位置都是顺序变化的
单片机一哥
·
2023-06-15 18:40
单片机
51单片机
单片机
51单片机
stm32
Verilog
简易电梯控制系统（2层）
工程文件链接：
Verilog
简易电梯控制系统设计（两层，含附加项蜂鸣器和流水灯）-单片机文档类资源-CSDN下载一、实验项目名称：简易电梯控制系统（2层）二、实验学时：2三、设计目标：1.实现2层楼的简易电梯控制系统
名为28
·
2023-06-15 13:24
Verilog
课程设计
fpga开发
Verilog
高级知识点
目录
Verilog
高级知识点1、阻塞赋值（Blocking）2、非阻塞赋值（Non-Blocking）3、assign和always区别4、什么是latch
Verilog
高级知识点本节给大家介绍一些高级的知识点
OliverH-yishuihan
·
2023-06-15 12:59
fpga开发
Verilog
高级知识点---状态机
目录状态机1、Mealy状态机2、Moore状态机3、三段式状态机状态机
Verilog
是硬件描述语言，硬件电路是并行执行的，当需要按照流程或者步骤来完成某个功能时，代码中通常会使用很多个if嵌套语句来实现
OliverH-yishuihan
·
2023-06-15 12:59
fpga开发
硬件工程
dsp开发
算法
Verilog
基础知识
目录
Verilog
基础知识1、
Verilog
和VHDL区别2、
Verilog
和C的区别3、
Verilog
基础知识3.1、
Verilog
的逻辑值3.2、
Verilog
的标识符3.2.1、规范建议3.3、
Verilog
OliverH-yishuihan
·
2023-06-15 12:57
硬件工程
fpga开发
dsp开发
算法
Verilog
实现呼吸灯效果
呼吸灯的效果采用PWM调波的形式，即快速的改变每个周期的占空比（一个周期内高电平时间占一个周期时间的比值）来实现点亮到熄灭的效果。示意如下图而关于整个波形图，用50MHz的晶振，从0开始计数到49则为1us。而1ms是1us的1000倍，以1us为基准，从0开始计数到999则为1ms。同理，以1ms为基准，从0开始计数到999则为1s。cnt_en为使能信号，当其为0的时候，实现【完全熄灭】——【
GGGLF
·
2023-06-15 11:29
fpga开发
Verilog
实现无源蜂鸣器发声
要求：顺序循环发声（Do、Re、Mi、Fa....），时间间隔为0.5s。若输入为262Hz的方波，则蜂鸣器发Do的声音，以此类推。那如何向蜂鸣器输入262Hz的方波？假设系统时钟周期为50MHz。50MHz对应的一个周期为20ns，若占空比为50%，则每10ns电平反转一次。则50MHz实现0.5s需要从0开始计数到24_999_999。由于50MHz计数器是上升沿记一次数，262Hz对应的一个
GGGLF
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2023-06-15 11:29
fpga开发
Verilog
实现正弦波、三角波、方波、锯齿波的输出
具体思路：提前声明一个ROMIP核，将正弦波、三角板、方波和锯齿波的数字量写入进去，或者也可以自己用
Verilog
写一个ROM，ROM作为只读的一个存储器，在声明的时候需要提前将数据写入到ROM中，然后给定其一个地址
GGGLF
·
2023-06-15 11:29
FPGA
Verilog
fpga开发
学习
【小白入门】
Verilog
实现异步FIFO
之前也在CSDN上面写过两个FIFO相关的文章，不过代码看起来比较复杂，且注释也比较少，不利于新手入门。很多时候都没有耐心继续看下去。http://t.csdn.cn/0dPX6http://t.csdn.cn/lYvoY因为自己本身是一个初学者，就从初学者的视角来看待并学习FIFO。为什么选择学习FIFO？在学完双端口RAM之后看待FIFO，会觉得为什么要用FIFO呢？双端口的RAM也可以实现数
GGGLF
·
2023-06-15 11:58
FPGA
就业相关
Verilog
fpga开发
UART数据发送和接收（
Verilog
）
UART数据发送和接收（
Verilog
）UART通信的原理，FPGA来实现UART通信中的数据发送和接收一、UART通信原理UART即异步串行通信。
小灰灰的FPGA
·
2023-06-14 12:10
FPGA
串口通信
fpga
uart
verilog
国产FPGA：替代ATLERAEP4CE10E22的AG10KL144
开发方式新建工程FPGA使用QuartusII开发，开发的整体流程如下：新建工程时选用CycloneIII或者CycloneIV库，如下图：CycloneIII:CycloneIV:设计输入新建工程后添加
verilog
江安吴彦祖
·
2023-06-14 08:45
fpga开发
Verilog
实现四位加/减法器（逻辑表达式）
起因是老师要我们以逻辑表达式的形式交作业，强调是逻辑表达式，在网上找了许久，没有找到，便从一些文章中找到了灵感，特分享说明：此代码为四位加/减法器的
Verilog
代码实现（用的是逻辑表达式）第一种表达
qing影
·
2023-06-14 03:48
fpga开发
cmos逻辑门传输延迟时间_组合逻辑电路详解、实现及其应用
本次主要讲解组合逻辑电路的原理、应用和
Verilog
实现。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
weixin_39710396
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2023-06-14 00:18
cmos逻辑门传输延迟时间
利用全加器实现7段数码管
数值比较器实现
手撕代码——任意奇数分频
手撕代码——任意奇数分频一、奇数分频器原理与设计 在上文《手撕代码——任意偶数分频》中，我们编写任意偶数分频的
Verilog
代码，对时钟进行偶数分频，只需要用到时钟的上升沿或者下降沿即可，而要进行N倍奇数分频
锅巴不加盐
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2023-06-14 00:45
#
手撕代码
fpga开发
奇数分频
Verilog
溢出处理的整数乘累加器
Verilog
实现
大致题意设计一个乘累加器(MAC:MultiplyAccumulator)sum=∑iaibisum=\sum_{i}a_{i}b_{i}sum=∑iaibi模块要去实现上述公式的乘累加操作；数据输入接口中din_a,din_b为位宽为5的有符号整数；数据输出接口中dout为位宽为12的有符号整数；当累加器内部检测到有溢出时，overflow信号赋1以向外报告。模块接口定义首先声明模块接口信号的输
SHOHOKUKU
·
2023-06-13 22:06
FPGA
FPGA基础知识-数据流建模
目录学习目标学习内容1.门的类型2.门延迟学习时间学习小结学习目标学习
Verilog
提供的门级原语理解门的实例引用、门的符号以及andor，bufnot类型的门的真值表学习如何根据电路的逻辑图来生成
verilog
第二层皮-合肥
·
2023-06-13 22:25
FPGA设计-基础篇
fpga开发
v2c - 从
Verilog
转换到 C语言的工具
文章目录一、如何安装1.下载二进制文件2.基准测试二、如何使用v2c的应用描述工具流程使用v2c转换器的工作示例三、注意事项情形一：拼接：{4{x}}情形1-1y&{x，x，x，x}情形1-2y&{x，x，x，x}&z情形二（不考虑~a[0]运算）：位选择表达式a[0]的连续&操作情形三（不考虑~a[0]运算）：对情形二解决方案进行扩展情形四（考虑~a[0]运算）：左边不进行位选择，但右边位选择后
Strive_LiJiaLe
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2023-06-13 20:34
Verilog硬件电路设计
RISC-V
c语言
fpga开发
开发语言
FPGA基础知识极简教程（4）从FIFO设计讲起之异步FIFO篇
正文同步FIFO回顾上一篇博客讲了同步FIFO的概念以及同步FIFO的设计问题，并给出了同步FIFO的
Verilog
代码以及VHD
Reborn_Lee
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2023-06-13 20:09
从零开始
verilog
以太网交换机（四）以太网转发表的设计与实现
从零开始
verilog
以太网交换机（四）以太网转发表的设计与实现声明：博主主页：王_嘻嘻的CSDN主页从零开始
verilog
以太网交换机系列专栏：点击这里未经作者允许，禁止转载，侵权必删关注本专题的朋友们可以收获一个经典交换机设计的全流程
王_嘻嘻
·
2023-06-13 17:39
从零开始ethernet
switch
fpga开发
网络
学习
服务器
verilog
-format如何设置
verilog
-format如何设置我在配置这个插件时，网上没有找到通俗易懂的教程，很多都是用“安装配置”一语带过，对新手不友好。为此花费了不少时间，写这篇文章希望以兼济后来者。
四臂西瓜
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2023-06-13 16:18
FPGA
单片机
嵌入式硬件
物联网
【RISC_V课程笔记】导论
取指(if),译码(id),执行(ex)cpu中断系统的设计以cpu为核心的SOC设计，完成rom,ram,time的外设的设计用uvm对cpu进行验证(system
verilog
)理论数字逻辑电路数字信号
Dovake
·
2023-06-13 10:34
笔记
FPGA纯vhdl实现XGMII接口10G万兆网UDP协议DMA传输 配合10G Ethernet PCS/PMA使用 提供工程源码和技术支持
10GEthernetPCS/PMAIP核输出4、vivado工程详解BlockDesign设计SDK设计5、上板调试验证并演示6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
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2023-06-13 06:58
菜鸟FPGA以太网专题
菜鸟FPGA光通信专题
fpga开发
udp
网络协议
XGMII
FPGA基础知识-层次建模的概念
学习目标：提示：这里可以添加学习目标理解数字电路设计中自底向上和自顶向下的设计方法；解释
verilog
中模块和模块实例之间的区别；学习从4中不同的抽象角度来描述同一个模块；解释仿真中的各个组成部分，定义激励块和功能块
第二层皮-合肥
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2023-06-13 03:52
FPGA设计-基础篇
fpga开发
FPGA学习---数电及
verilog
知识补充
数电及
verilog
知识补充在做前面的练习的时候深深感到了基础知识的不足，有必要好好补充一下1数据选择器八选一数据选择器通过对3位地址线的控制，是8为二进制数据只有一路送到输出上。
堪堪多写博客少睡觉
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2023-06-13 03:20
FPGA
verilog
fpga
FPGA基础知识-模块和端口
目录学习目标学习内容端口端口列表端口声明端口链接规则学习时间总结学习目标：1.说明
Verilog
模块定义中的各个组成部分，例如模块名、端口列表、参数、变址声明、数据流描述语句、行为语句、调用（实例引用》
第二层皮-合肥
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2023-06-13 02:44
FPGA设计-基础篇
fpga开发
三、4【
Verilog
HDL】基础知识之模块和端口
参考书籍：《
Verilog
HDL数字设计与综合》第二版，本文档为第四章的学习笔记。
追逐者-桥
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2023-06-13 02:44
#
《Verilog
数字设计与综合》(完)
fpga开发
Verilog
HDL
硬件描述语言
verilog
基础教程
verilog
过程赋值包括2种语句：阻塞赋值与非阻塞赋值。（2）阻塞
lbaihao
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2023-06-13 01:33
verilog
stm32
c语言
python
单片机
FPGA 的数字信号处理：
Verilog
实现简单的 FIR 滤波器
该项目介绍了如何使用
Verilog
实现具有预生成系数的简单FIR滤波器。
碎碎思
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2023-06-12 18:27
fpga开发
信号处理
matlab
开发语言
利用Vitis开发基于ZCU106的神经网络加速器（一）——Vitis概述及XRT编译
前言毕设要用到Xilinx家的ZCU106这块板子，了解到最近Xilinx统一了Vivado，XilinxSDK，并集成了常用开源IP核，推出了Vitis统一软件平台，使我们不再需要关注底层的
Verilog
GaleZhang
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2023-06-12 11:50
ZCU106
一个简单的 RISC-V CPU 设计与实现
一个简单的RISC-VCPU设计与实现一个简单的RISC-VCPU设计与实现RISC-V指令集介绍RV32I基础整数指令集RV64I基础整数指令集M整数乘除标准扩展C压缩指令标准扩展CSR
Verilog
qtxzh
·
2023-06-12 08:26
硬件
risc-v
fpga开发
Verilog
Verilog
学
verilog
之前必须了解的电路知识1.数字电路都有哪些，都是干啥的？官方一点：组合逻辑电路：简称组合电路，它由最基本的逻辑门电路组合而成。
日系粉红猛男八嘎酱
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2023-06-12 05:57
Verilog
fpga开发
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