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#Verilog
各种加法器的比对分析与
Verilog
实现（5）
上一篇博客介绍了进位旁路加法器和进位选择加法器，本文将用
Verilog
代码进行实现。
Albert_yeager
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2023-06-12 03:53
FPGA求学之路
fpga开发
数字IC前端学习笔记：FIFO的
Verilog
实现（二）
IC前端学习笔记：LSFR（线性反馈移位寄存器）数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：格雷码（含
Verilog
日晨难再
·
2023-06-12 01:45
数字IC
前端
学习
笔记
数字IC
Verilog
HDL
【IC设计】基于
Verilog
的8层矩阵乘法设计
文章目录项目要求基本要求截断要求低位截断高位饱和参考结果项目实现实现思路实现代码matrix_multiplier_16.vtb_mm_mlp.vVCS&Verdi综合前仿真dc综合VCS&Verdi综合后仿真不足之处项目要求基本要求输入有9个矩阵，权重矩阵有8个，分别是WeightI0~I7，Input矩阵I-1。8个矩阵都是都是16行*16列的，且矩阵中的每个元素是16位补码形式的有符号定点数
农民真快落
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2023-06-12 00:31
Verilog
数字IC
IC设计
【IC设计】EDA palyground使用
有时候我们在外地无法使用vivado等工具来进行
Verilog
编程，可以使用这个在线网站www.edaplayground.com这个笔记记录一些需要注意的点：它会自动帮我们建立一个testbench.sv
农民真快落
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2023-06-12 00:01
经验分享
SV 数据类型小结
1.内建数据类型相比于
Verilog
将寄存器类型reg和net(线网)类型区分如此清楚，在SV中引入了logic数据类型。
创芯人-- Fly
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2023-06-11 21:55
SV
前端
【嵌入式系统应用开发】FPGA——HLS入门实践之led灯闪烁
目录1HLS1.1HLS简介1.2HLS与VHDL/
Verilog
1.3HLS优点与局限2环境配置3HLS实例——Led点亮3.1工程创建3.2添加文件3.3C仿真与C综合3.4创建Vivado工程3.5
日常脱发的小迈
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2023-06-11 11:11
fpga
fpga开发
MIPS指令集单周期CPU设计与实现（
Verilog
）
单周期CPU数据通路数据通路中各模块代码PC（程序计数器）modulePC#(parameterWIDTH=32)(//author:XJTUmryinputclk,reset,input[WIDTH-1:0]d,outputreg[WIDTH-1:0]q);always@(posedgeclk,posedgereset)if(reset)q>>aparameterSll=4'b1110;//r=
简vae
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2023-06-11 09:24
cpu
verilog
verilog
cpu
mips
Verilog
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日晨难再
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2023-06-11 08:39
Verilog
fpga开发
前端
硬件工程
Verilog
HDL
数字IC
pullup和pulldown在
verilog
中的使用方法
0前言这段时间涉及到了IO-PAD，在IO-PAD的RTL的时候注意到了pullup和pulldown，对这个知识比较好奇，就研究了一下，顺便记录下来，IO-PAD的内容等我再研究研究再考虑记录吧>_NMOS，这个过程叫挽当IN=0时，NMOS截止，PMOS导通，最终OUT=1，电路方向为PMOS->OUT，这个过程叫推这就是push-pull（推挽）这是open-drain，与push-pull
行走的BUG永动机
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2023-06-11 05:49
IC学习
IC
数字IC
使用 VHDL、
Verilog
、System
Verilog
、SystemC、HLS（C++、OpenCL）进行数字硬件建模
目录引言1.数字硬件建模概述1.1硬件描述语言1.2系统级建模语言2.抽象级别的硬件模型2.1逻辑级别模型2.2寄存器传输级别模型（RTL）2.3事务级模型（TLM）2.4行为/算法级别模型3.硬件模型的设计和编码实践3.1模块化设计3.2设计可重用性3.3编码风格4.硬件模型的集成和验证4.1集成4.2验证5.从模型到硬件的流程5.1设计约束规范5.2逻辑综合5.3技术映射、布局和布线5.4时序
快撑死的鱼
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2023-06-10 16:27
c++
开发语言
CNN的硚口实现: 由
Verilog
编写并在FPGA上合成
目录前言一、环境设置二、CNN的硬件设计思路三、使用
Verilog
实现CNN四、使用Cop语言描述控制流程五、在FPGA上合成设计总结代码示例大家好，我是一个对硬件设计和机器学习有深厚兴趣的研究者。
快撑死的鱼
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2023-06-10 10:58
fpga开发
cnn
人工智能
Ubuntu 下使用 NC
verilog
仿真
Verilog
工程
姓名：徐铭伟学号：21011210001学院：通信工程学院【嵌牛导读】Uubuntu下使用NC
verilog
仿真
Verilog
工程【嵌牛鼻子】Uubuntu下使用NC
verilog
仿真
Verilog
工程
渭城朝雨浥轻尘
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2023-06-10 10:06
Wavious DDR (WDDR) 物理接口 (PHY)硬件 system
Verilog
实现
目录1.引言2.WDDRPHY的System
Verilog
实现3.控制器的设计4.验证和仿真4.1功能验证4.2性能验证4.3时序验证5.结论1.引言在高性能计算领域，快速的内存访问和数据传输是至关重要的
快撑死的鱼
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2023-06-10 06:10
fpga开发
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日晨难再
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日晨难再
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日晨难再
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fpga开发
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数字IC前端学习笔记：LSFR（线性反馈移位寄存器）
相关文章数字IC前端学习笔记：信号同步和边沿检测数字IC前端学习笔记：跨时钟域信号同步数字IC前端学习笔记：锁存器Latch的综合数字IC前端学习笔记：FIFO的
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实现（一）数字IC前端学习笔记
日晨难再
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2023-06-09 05:58
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fpga开发
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数字IC前端学习笔记：信号同步和边沿检测
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实现（一）数字
日晨难再
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2023-06-09 05:57
数字IC
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fpga开发
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日晨难再
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2023-06-09 05:48
Verilog
前端
fpga开发
硬件工程
学习
vivado仿真 文件读取和写入
数字不能包含位宽说明，数字中可以有不定值x或X，高阻值z或Z，和下划线(_)，和
Verilog
语法中的用法是一样的。一共有下边6种用法：（1）$readmemb("",);（2
小李干净又卫生
·
2023-06-08 20:45
FPGA学习
fpga开发
Verilog
实现串口通讯（UART）
Verilog
实现串口通讯（UART）本代码参考了野火的相关教程，实现了发送和接收回环，同时可以通过串口数据控制LED灯的亮灭，在电脑发送数据时要选择HEX发送模式，发送16进制的数据进行控制。
小李干净又卫生
·
2023-06-08 20:15
FPGA学习
fpga
verilog
用vi进行
verilog
模块例化的技巧
在编辑
verilog
代码时，特别在例化模块时，端口较多时，手动编辑比较费事，一般用vi中的正则表达式比较方便，举一最常用的例子，将.clk改成.clk(clk)，命令为:114s/\.\(.*\)_*/
罐头说
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2023-06-08 19:51
ASIC-WORLD
Verilog
（10）编写测试脚本Testbench的艺术
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----Asic-World网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-06-08 16:42
Verilog语法
测试用例
fpga开发
Verilog
Xilinx
altera
基于FPGA：运动目标检测（LCD显示+串口输出，纯
Verilog
工程）
目录前言一、先看效果二、硬件选择三、系统框架四、程序模块1、系统顶层模块2、图像处理顶层模块3、LCD驱动顶层模块4、SDRAM控制器顶层模块5、上位机发送模块五、工程及套件获取1、工程获取2、套件前言最早做了基于FPGA：运动目标检测（VGA显示，原理图+源码+硬件选择），有网友反应，VGA一个大大的屏幕，做起来很不方便，并且功能过于单一。因此，在上个工程的基础上，修改成了TFT-LCD屏幕检测
千歌叹尽执夏
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2023-06-08 14:14
FPGA
fpga开发
目标检测
LCD显示
串口输出
基于Quartus件完成1位全加器的设计及4位全加器的设计
文章目录一、1位全加器设计1、原理图输入方法设计1位全加器（1）、半加器的设计（2）、全加器的设计2、
Verilog
编程方法设计1位全加器3、上板检验二、4位全加器设计1、输入原理图方法设计4位全加器2
Fu-yu
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2023-06-08 06:28
fpga开发
Quartus入门：Quartus II实现D触发器及时序仿真
文章目录一、设计D触发器，进行仿真，时序波形验证1、创建项目2、创建波形文件3、保存编译4、仿真波形图二、调用D触发器，进行仿真，时序波形验证1、创建项目2、创建波形文件3、保存编译4、仿真波形图三、用
Verilog
Fu-yu
·
2023-06-08 06:58
嵌入式硬件
Verilog
实现数码管显视驱动【附源码】
目录1、实验平台2、实验目的2.1、实验内容3、实验流程3.1、实验原理3.2、系统架构3.3、功能模块划分3.3.1、数据产生模块模块框图信号定义设计文件3.3.2、数码管驱动模块模块框图信号定义设计文件3.3.3、顶层文件3.4、板级验证4、总结1、实验平台软件：PC、QuartusPrime18.1、Modelsim10.5b硬件：AlteraFPGA开发板（EP4CE6E22F17C8）2
青柠Miya
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2023-06-08 06:23
FPGA学习
fpga开发
Verilog
数码管
Quartus设计D触发器并进行仿真观察时序波形
目录一、学习D触发器二、门电路设计D触发器并仿真1、创建工程2、新建原理图文件3、编译4、仿真波形图三、调用D触发器并仿真1、创建工程2、新建文件3、编译4、仿真波形图四、用
Verilog
语言实现D触发器及时序仿真
漠影zy
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2023-06-08 06:18
fpga开发
【
verilog
】计数器
理论学习计数器实现的是计数，计数是一种最简单基本的运算。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数、控制的功能，同时兼有分频功能。计数器是FPGA设计中最常用的一种时序逻辑，根据计数器的计数值我们可以精确计算出FPGA内部各种信号之间的时间关系，每个信号何时拉高、何时拉低、拉低需要多久、拉高需要多久，都可以比较精准的控制具体需要计数的时间。计数器一般是从0开始计数，计数到我们需
阿巴阿阿巴巴巴巴
·
2023-06-08 00:03
verilog
verilog
fpga
【
verilog
】寄存器
概念寄存器具有存储功能，一般是由D触发器构成，由时钟脉冲控制，每个D触发器能存储一位二进制码。工作原理在一个脉冲信号上升沿或者是下降沿作用下，将信号从输入端D送到输出端Q。若时钟脉冲的边沿信号未出现，即使输入信号改变，输出信号仍然保持原值，且寄存器有复位清零功能，其复位分为同步复位和异步复位。同步复位“同步”是和工作时钟同步的意思。当时钟的上升沿（下降沿）来到时检测到按键的复位操作才有效，否则无效
阿巴阿阿巴巴巴巴
·
2023-06-08 00:33
verilog
fpga开发
verilog
#system
verilog
# 关于system
verilog
中 priority if 的使用
Priorityifevaluatesalltheconditionsinsequentialorder.Inthefollowingconditionssimulatorissuearuntimeerror/warningNoconditionistrueorfinalifdoesn’thavecorrespondingelse另一篇介绍uniqueif的文章（Link）一、priorityif
那么菜
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2023-06-08 00:15
systermverilog
systemverilog
#system
verilog
# 关于随机约束 unique、unique if
前言使用关键字unique定义的System
Verilog
约束称为唯一约束。在随机化中，使用唯一约束可以生成变量集的唯一值或数组的唯一元素。
那么菜
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2023-06-08 00:45
systemverilog
#
Verilog
HDL#
Verilog
设计中的竞争问题和解决办法
经过前面文章的学习，我们知道：不管是
Verilog
设计语言，还是Sytem
verilog
验证语言，标准都定义了语言调度机制，来规范各家编译器和仿真器的开发。
那么菜
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2023-06-08 00:44
Verilog
HDL
Verilog
HDL
#system
verilog
# 关于流操作符＞＞和＜＜引发的思考
前言对于流操作符，相比大家都不陌生，在实际项目中运用特别广泛。今天我们通过几个小例子，来回顾和深层认识一下该操作符。概念流操作符（bit-stream），表示方式为{>>{}}和{>|{array}:表示操作的对象是一个数组指针byte：表示操作的对象的以byte==8bit为单位进行截取原理图解释如下：更多练习：//a={>{array}};//0x8c00a4ff，以单bit为整体//a={>
那么菜
·
2023-06-08 00:33
systermverilog
systemverilog
Verilog
入门
Verilog
代码示例：//38译码器模块moduledec3_8(a,y);input[2:0]a;output[7:0]y;assigny=1<
Verilog结构：
Verilog
顿河顿河
·
2023-06-07 22:08
数电
fpga开发
Verilog
之assign
Verilog
中的关键词assign主要用于如下两个地方：数据流建模用于数据流建模的显示连续赋值语句语法格式如下:;assign#=Assignmentexpression;以上语法第一条句是对连线型变量进行类型说明
蒋楼丶
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2023-06-07 19:48
FPGA
fpga开发
依据3S 技术构建方法，我想设计一款蓝牙芯片平台，如何开始 ？
（1）蓝牙SOC芯片设计可以参考什么
verilog
方案？蓝牙一些IP核是开源的还是需要购买？（2）支持这种SOC的SDK如何设计软件架构？或者说这个方案自带SDK可以二次重构吗？
周龙(AI湖湘学派)
·
2023-06-07 17:26
方法论
语音识别
【SpinalHDL快速入门】6.2、SpinalHDL语法之When/Switch/Mux
文章目录1.1、When1.2、Switch1.2.1、实例1.2.2、附加选项1.3、本地声明1.4、Mux1.5、位选择1.5.1、实例1.1、When与VHDL和
Verilog
一样，当满足指定条件时可以对信号进行有条件的赋值
ReCclay
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2023-06-07 09:30
SpinalHDL快速入门
scala
数字IC
SpinalHDL
实验四 计数器
五、实验步骤与实验结果1、用
Verilog
VHDL设计D触发器。
简单点了
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2023-06-07 08:36
数字逻辑
fpga开发
嵌入式硬件
单片机
【SpinalHDL快速入门】5.3、SpinalHDL组织结构之function
文章目录1.1、简介1.2、RGBtogray1.3、ValidReadyPayload总线1.1、简介使用Scalafunction生成硬件的方式与VHDL/
Verilog
有很大不同：您可以在其中实例化寄存器
ReCclay
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2023-06-07 05:55
SpinalHDL快速入门
scala
数字IC
SpinalHDL
【
verilog
】用七段数码管显示二进制编码的十进制数
实验目的用七段数码管显示0~9，输入为四个信号，这四位二进制数表示十进制的0~9实验原理与内容图1逻辑电路与七段显示器图2真值表根据卡诺图，得出a~g的逻辑表达式：a=~X2~X0+X1+X2X0+X3b=~X2+~X1~X0+X1X0c=~X1+X2+X0d=~X2~X0+X1~X0+~X2X1+X3+X2X0~X1e=~X2~X0+X1~X0f=~X1~X0+X3+X2~X1+X2~X0g=~
芋泥*
·
2023-06-07 05:34
数字逻辑
fpga开发
【
verilog
】多功能数字钟的设计
能用
verilog
描述简单的时序逻辑电路。实验原理多功能数字钟应该具有的基本功能有：显示时－分－秒、整点报时、小时和分钟可调等。
芋泥*
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2023-06-07 05:34
数字逻辑
fpga开发
Verilog
HDL 快速入门FPGA超级干货第一季
废话不多说，直接上菜，干饭目录
Verilog
HDL快速入门FPGA超级干货第一季1.模块2.时延3.数据流描述方式4.行为描述方式5.结构化描述形式6.混合设计描述方式7.设计模拟
Verilog
HDL快速入门
琅中之嶹
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2023-06-07 03:03
FPGA开发
测试工具
Synopsys工具简介
是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和
Verilog
描述、或者两者混合描述进行检查，加速SoC的设计流程。
wjx5210
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2023-06-07 00:05
IC
FPGA基础（5）
verilog
HDL基础查缺补漏
图片发自App1、仿真分为软仿和硬仿，前者检测逻辑错误，后者检查逻辑和时序上的错误，而fpga只能检查逻辑错误。2、设计方法：自上而下，方案指导设计，先写设计方案，后设计编程实现功能。3、每个字符都是八位的4、==逻辑相等，===实例相等，当实例中含有x或者z，“bx==bx，bx===bx”前者的判定结果是x，后者则是1。5、约简运算中，c=&b，则c=（（b[0]&b[1]）&b[2]），这里
BadRosoul
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2023-04-21 19:00
我的 System
Verilog
学习记录（11）
引言本文简单介绍System
Verilog
的其他程序结构。
在路上-正出发
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2023-04-21 07:18
SystemVerilog
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System
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