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Linux
#Verilog
FPGA:Vivado流水灯设计详细流程（1）
基于Vivado的FPGA设计开发的流程主要包括以下步骤：1）创建工程；2）创建源设计文件，包括
Verilog
文本、IP核、模块文件、网表输入等方式；3）行为仿真（BehavioralSimulation
dangdang爱章鱼
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2023-04-11 20:55
FPGA基础
fpga开发
基于FPGA的中值滤波设计————（2）
Verilog
设计整体框架以及简单模块设计
FPGA的设计经常讲究的原则是自顶向下，我们也遵从这个原则。前言首先通过前面两章（加上MATLAB那章）的学习，我们应该知道了设计的中值滤波要实现什么功能，接下来要做的就是明确我们设计的实现结构框架应该是什么？需要分为哪几个模块？一，整体框架先说说我的思路，老规矩结合实际的设计直接上图，开局一张图，设计全靠编哈哈。这是在vivado设计出来生成的模块组成图也是原理图，图中含有了一部分的控制信号，看
会飞的梦想家
·
2023-04-11 12:13
FPGA开发
fpga开发
开发语言
图像处理
FPGA_
verilog
学习1_
verilog
模块的模板
1.一个简单的与-或-非门电路moduleaoi(a,b,c,d,f);inputa,b,c,d;outputf;wirea,b,c,d,f;//用assign持续赋值语句定义//assign语句一般用于组合逻辑的赋值，称为持续赋值方式。赋值时，只需将逻辑表达式放在关键字assign后即可assignf=~((a&b)|~((c&d)));////用always过程块定义//always@(aor
学不完的秃头少年
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2023-04-11 12:39
FPGA学习
fpga开发
FPGA的基本架构、IO命名方式和作用
大部分开发板的内容主要是教学员怎么样写
Verilog
代码，很少会对FPGA的芯片架构做详细的说明和解读，所以当年面试的时候就
stone_zzuli
·
2023-04-11 12:38
ZYNQ
fpga开发
FPGA纯
verilog
实现UDP通信，三速网自协商仲裁，动态ARP和Ping功能，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、UDP详细设计方案MAC层发送MAC发送模式ARP发送IP层发送IP发送模式UDP发送MAC层接收ARP接收IP层接收UDP接收SMI读写控制SMI配置10/100/1000M仲裁ICMP应答(ping)ARP缓存CRC校验以太网测试模块RGMII转GMII模块4、vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言目前网上的fpga
9527华安
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2023-04-11 12:06
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
（1）D触发器
verilog
描述
2.1D触发器
verilog
描述2.1.1本节目录第一，本节目录；第二，本节引言；第三，FPGA简介；第四，
verilog
简介；第五，D触发器
verilog
描述实例；第六，结束语。
宁静致远future
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2023-04-11 12:32
FPGA勇往直前
verilog
fpga/cpld
FPGA基础知识----第三章 第3节 模块结构
第3节模块结构3.1模块介绍模块（module）是
Verilog
的基本描述单位，是用于描述某个设计的功能或结构及与其他模块通信的外部端口。
原来如此呀
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2023-04-11 12:00
FPGA学习之旅
fpga
verilog
FPGA采集AD7606数据UDP网络传输 提供工程源码和技术支持 附带上位机接收软件
UDP应用的设计思路获取FPGA网卡信息获取数据UDP发送数据组包UDP发送流程6、vivado工程详解7、上板调试验证并演示8、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
·
2023-04-11 12:29
菜鸟FPGA
AD/DA采集转换专题
菜鸟FPGA光通信专题
fpga开发
udp
网络
AD7606
verilog
拼接符及其它符号的用法
目录【拼接符的用法】【拓展资料】1）基本的算术运算符：2）位运算符：3）逻辑运算符：4）关系运算符5）等式运算符6)移位运算符7）位拼接运算符8）缩减运算符【拼接符的用法】在
Verilog
HDL语言有一个特殊的运算符
光·宇
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2023-04-11 08:21
verilog
fpga开发
一些关于FPGA的参数(LUT LATCH FF)
目录1、FPGA中LUT、LATCH、FF的概念2、LUT、LATCH、FF的相互关系3、
verilog
语句与LUT、LATCH、FF的对应关系4、FPGA的一些参数：LE、ALM、eSRAM、M20K5
光·宇
·
2023-04-11 08:21
fpga开发
jpeg解码的
verilog
代码_CNN卷积神经网络入门个人理解和实例代码(注释详细，一劳永逸)...
不铺垫啥了，最近看深度学习和神经网络有一点启发，想写个文章算是做个记录，直接开始吧。我看的是b站李宏毅老师的机器学习视频。我比较懒，了解完原理，写完一遍代码之后，就想写一个一劳永逸的代码，想着以后有不同的应用场景需要，直接改几个参数然后调用就行了，所以这也是我特别喜欢写注释的原因。写注释是就为了一劳永逸。当然，做图片分类，大概分为三个过程。第一，收集你的数据，把它做成数据集(后面我是把数据集做出.
weixin_39906358
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2023-04-11 04:16
matlab卷积神经网络代码
【
verilog
】含异步清零和同步使能的加/减法计数器
能使用
verilog
设计计数器。
芋泥*
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2023-04-10 18:53
数字逻辑
fpga开发
【swjtu】数字电路实验4-可控分频器设计
2、巩固
Verilog
HDL时序电路设计。二、基本实验内容1、FPGA开发板上有一个50MHz的高频时钟。设计一个可控分频器，clk_in
码龄零年_921
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2023-04-10 16:12
【swjtu】数字电路实验
fpga开发
vhdl
Chirp-Z变换 Vivado-
Verilog
实现
Chirp-Z变换原理软件版本：Vivado2018.3使用到的IP核版本：ComplexMultiplier(6.0)、FastFourierTransform(9.1)、BlockMemoryGenerator(8.4)。实现步骤选择一个最小整数LLL，使其满足L≥N+M−1L\geN+M-1L≥N+M−1，同时L=2mL=2^mL=2m；求h(n)h(n)h(n)的主值序列h^(n)\hat
怪都督
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2023-04-10 15:26
FPGA
笔记
FPGA
CZT
MATLAB
Chirp-Z
第2章 System
Verilog
断言
第2章System
Verilog
断言XtremeDV2018-04-1917:42:06分类专栏：SVAsystem
verilog
System
Verilog
Assertions2.1什么是断言？
zzgnew
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2023-04-10 14:20
编程语言
电力电子转战数字IC20220630day36——路科实验3a
遇到一个新的东西，以及读完代码后的一些不了解的知识点如下semaphore[SV]System
Verilog
Semaphore_sec王的博客-CSDN博客SemaphoreSemaphore是一个System
Verilog
广工陈奕湘
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2023-04-10 14:18
fpga开发
【数字IC前端】System
Verilog
断言（SVA）语法
转载自新浪博客1.SVA的插入位置：在一个.v文件中：2.断言编写的一般格式是：3.带参数的property、带参数的sequence4.property内部可以定义局部变量，像正常的程序一样。5.语法1：信号（或事件）间的“组合逻辑”关系：6.语法2：在“时序逻辑”中判断独立的一根信号的行为：7.语法3：在“时序逻辑”中判断多个事件/信号的行为关系：8.语法4：多时钟域联合断言：一句断言可以表示
礼茶的贤
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2023-04-10 14:17
数字IC设计
数字IC验证
systemverilog
System
verilog
第四课 Interface and program
P13InterfaceandProgram正式运行testcase之前需要做好的准备：1.对CLK和RESET进行规划，DUT和TB都需要时钟和复位信号。2.对于第一个testcase用log记录仿真过程，并用display显示仿真结果。3.首先排除tb的错误，再检查tb给dut环境设置是否错误，全都没错才去检查RTL的错误。Q：logic数据类型有几个状态？A：4个，01xzInterface
qq_38453556
·
2023-04-10 14:46
System
Verilog
IEEE Standard for System
Verilog
Unified Hardware Design第16章Assertions16.1-16.4断言翻译（一）
16.1-16.41、断言的类别：并发断言（concurrentassertions）和立即断言（immediateassertions）两种。立即断言与仿真一块使用；并发断言基于时钟语义并使用表达式的采样值。一个断言能指定系统的行为。断言主要用于验证设计的行为，而且可用于提供功能覆盖，以及对用于验证不符合假设要求的输入激励（inputstimulus）进行标记。断言以要被执行验证函数的断言语句显
想喝奶茶啾啾
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2023-04-10 14:46
Assert
systemverilog
system
verilog
assert 延时变量
##variable：正常情况写##5，##后跟常数数字需要用到变量的延时可以这么写propertytime_wait;intcnt=limit;@(posedgeclk)$rose(a)|->(cnt>0,cnt--)[*]##1cnt==0;endpropertyassertproperty(time_wait);//直接写##variable,报错：//##后需要跟常量Theuseofano
踩坑记录
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2023-04-10 14:15
system
verilog
systemverilog
vcs Options
-amsEnablestheuseof
Verilog
-AMScodeinVCS2-stepmode.
jerwey
·
2023-04-10 14:44
IC
vcs
System
Verilog
- 断言Assertion语法简单介绍
参考博文：http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html断言assertion被放在
verilog
设计中，方便在仿真时查看异常情况。
bandao6867
·
2023-04-10 14:13
c/c++
System
verilog
中interprocess间synchronization和communication的记录
1.同步和通讯机制的种类system
verilog
提供了三种方式：namedeventtype(->,@)、semaphore、mailbox。
谷公子的藏经阁
·
2023-04-10 14:12
SystemVerilog
Systemverilog
synchronization
Semaphore
Mailboxes
Event
System
Verilog
HVL：并发断言 之 property
目录1.property介绍1.1.蕴含算子空成功1.2.disableiff(foo)1.3.时钟1.4.局部变量与参数传递2.property应用2.1.assertproperty断言控制2.2.coverproperty2.3.expectproperty3.例子3.1.单bit信号data_vld连续有效时间跨度最多为5拍3.2.req信号（单拍脉冲）有效之后（含当拍），ack信号有效之
Starry丶
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2023-04-10 14:42
数字IC验证方法学
嵌入式硬件
数字IC
IC验证
System
verilog
中Assertions的记录
1.assertionstatementAssertionstatement有以下几种类型：assert:指定DUT的property，必须要verifyassume:给验证环境指定假设的property。simulator检查这些property，但是formal工具会使用这些信息来产生输入激励。cover:监控property评估的coveragerestrict:用于指定property是f
谷公子的藏经阁
·
2023-04-10 14:10
SystemVerilog
Systemverilog
assertion
assume
property
SVA
Verilog
Tutorial (
Verilog
教程）
This
Verilog
tutorialwasstartedalongtimeago.EverytimeIupdatemywebpage,ImakesureIaddsomethingnewinthe
Verilog
tutorialsection.Ifyouhavebeenafrequentvisitor
wzb56
·
2023-04-10 13:15
Verilog
（65）FPGA模块复用（
Verilog
）
（65）FPGA模块复用（
Verilog
）1文章目录1）文章目录2）FPGA入门与提升课程介绍3）FPGA简介4）FPGA模块复用（
Verilog
）5）技术交流6）参考资料2FPGA入门与提升课程介绍1
宁静致远dream
·
2023-04-10 13:39
FPGA入门与提升（培训课程）
fpga开发
verilog
寄存器复用小技巧
在编写较为复杂的电路时，寄存器往往需要进行复用。对于非常大的电路来说，一般会设置一个支持寻址的寄存器堆，然后像CPU那样使用微码来控制寄存器的访问。但如果我们要编写的电路模块对寄存器的访问并不需要这么灵活的方式，也就是说在主状态机的不同状态下只有几种固定的访问模式，这时可以采用名称复用的方法来进行，避免使用可寻址寄存器堆而产生额外的开支。举例如下：使用场景假设我们经过寄存器复用优化后，总共需要25
半分糖甘豆
·
2023-04-10 13:38
verilog
verilog
寄存器复用
体系结构学习笔记一：硬件动态调度算法介绍以及基于
Verilog
的Tomasulo实现
文章目录前言一、静态调度二、动态调度三、记分板1、记分板的数据结构2、相关性检测四、Tomasulo1、Tomasulo硬件结构2、保留站数据结构3、相关性检测和冒险消除4、具体实现五、对比前言乱序CPU中的动态调度算法。一、静态调度体系结构中，传统的五级流水线CPU（IF：取指；ID：译码；EX：执行；MEM：访存；WB：写回），为了防止指令之间数据相关导致的RAW冒险，需要在ID阶段对进行相关
镜静敬
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2023-04-10 13:08
计算机体系结构
硬件工程
硬件架构
Verilog
Tutorial（10）如何实现可复用的设计？
写在前面在自己准备写
verilog
教程之前，参考了许多资料----FPGATutorial网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-04-10 13:37
Verilog语法
fpga开发
Verilog
Xilinx
altera
IC
模型机设计(
VERILOG
)-多路复用器和移位逻辑
一.多路复用器1.功能从指令计数器PC，寄存器组的S，D口选择一个数据输出给存储器RAM，对应的选择信号MADD分别为00，01，10，y为输出。2.功能描述代码always@(a,b,c,MADD)begincase(MADD)2'b00:y[7:0]=a[7:0];2'b01:y[7:0]=b[7:0];2'b10:y[7:0]=c[7:0];default:y="XXXXXXXX";//由于
A橙_
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2023-04-10 13:37
电路电子
fpga开发
IC设计基础知识-典型电路
Verilog
编程
俗话说设计验证不分家，一个好的verifier一定也是一个好的designer，因此至少需要掌握一些典型电路的
Verilog
设计。
一棵小草@
·
2023-04-10 11:07
fpga开发
分频计数器——偶数、奇数、半整数、任意小数分频及
verilog
代码实现
文章目录前言一、偶数分频1、使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器2、用D触发器带同步高置数和异步高复位端的二分频的电路，画出逻辑电路3、输入频率10MHz，输出频率1MHz，进行分频二、奇数分频1、不要求占空比为50%2、要求占空比接近50%2.1法一：上升沿和下降沿都计数2.2法二：上升沿下降沿分开计数再组合逻辑输出三、小数分频1、半整数分频2、任意小数分频四、总
_lalla
·
2023-04-10 11:35
verilog手撕代码
学习
verilog
时钟分频器
偶数分频
奇数分频
Verilog
编程-2. 流水线乘法器设计
Verilog
编程-2.流水线乘法器设计1.背景在
Verilog
中，我们一般使用乘法器时直接用*来直接完成，或者调用相关IP核来生成高性能乘法器，但是归根到底
Verilog
描述的是硬件电路，从数字电路而不是高层次语法角度来实现乘法器可以让我们对于乘法器的运行有着更深入的理解
寒 江
·
2023-04-10 11:34
Verilog编程练习
Verilog
一般乘法器设计
就像之前所说，
Verilog
描述的是硬件电路，直接用乘号完成相乘过程，编译器在编译的时候也会把这个乘法表达式映射成默认的乘法器，但其构造不得而知。
嗒曦
·
2023-04-10 11:34
fpga开发
流水线乘法器的原理及
verilog
代码
1.乘法原理二进制数乘法的显著特点就是可以将乘法转换为移位，乘2就是左移一位，乘2^n就是左移n位。而一个二进制数又可以看成是由若干个2的i次方的和。设被乘数和乘数分别为M、N，且都是32位的二进制数，乘积结果为64位的向量CO则。所以乘法可以由移位电路和加法器完成。计算有两种方式：串行和并行。串行计算是每进行一次移位，将结果相加，计算一次乘法总共需要n+1个时钟周期，n次移位和n次加法。而并行则
航崽学IC
·
2023-04-10 11:32
乘法器
fpga开发
51单片机
stm32
单片机
一文彻底搞懂流水线加法器
目录1.流水线加法器应用场景2.流水线加法器本质原理（与普通加法器区别）3.流水线加法器实现4.流水线加法器代码
Verilog
代码实现1.流水线加法器应用场景首先最重要的是明白我们流水线加法器是什么，我们其实对于流水线其实并不陌生
Qodi
·
2023-04-10 11:02
计算机系统基础
硬件工程
System
Verilog
----任务(task)和函数(function)
目录1.概述2.任务和函数的区别3.任务和函数中的参数传递（值传递和引用传递）4.任务函数返回值5、program块和module模块的区别1.概述类似于C语言，函数(function)和任务(task)可以提高代码的复用性和整洁度。它们的目的都在于将大型的过程块切分为更细小的片段，而便于阅读和代码维护。相比于大家更为熟悉的函数，SV引入了任务的概念。function与task之间有相同点和不同点
一点一点的进步
·
2023-04-10 11:00
System
verilog
systemverilog
开发语言
FPGA实现图像去雾 基于暗通道先验算法 纯
verilog
代码加速 提供2套工程源码和技术支持
本图像去雾模块的优缺点5、vivado工程详解vivado工程1详解vivado工程2详解6、上板调试验证7、福利：工程源码获取1、前言本文详细描述了FPGA实现图像去雾的实现设计方案，采用暗通道先验算法实现，并利用
verilog
9527华安
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2023-04-10 11:53
菜鸟FPGA图像处理专题
fpga开发
图像去雾
暗通道
HDMI
ov5640
Verilog
Tutorial（9）任务Task与函数Function的使用
写在前面在自己准备写
verilog
教程之前，参考了许多资料----FPGATutorial网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-04-10 11:47
Verilog语法
fpga开发
Verilog
Xilinx
altera
IC
System
verilog
中Clocking blocks的记录
1.clockingblock的作用Clockingblock可以将timing和synchronizationdetail从testbench的structural、functional和proceduralelements中分离出来，因此sampletimming和clockingblock信号的驱动会隐含相对于clockingblock的clock了，这就使得对一些keyoperations
谷公子的藏经阁
·
2023-04-10 01:26
SystemVerilog
Systemverilog
Clocking
interface
clockvar
cb
System
verilog
中operators和expression的记录
1.EqualityoperatorsEqualityoperators有三种：Logicalequality：==,!=，该运算符中如果运算数包含有x/z态，那么结果就是x态。只有在两边的bit都不包含x/z态，最终结果才会为0(False)或1(True)Caseequality：===,!==，该运算符中会把两边运算数的x/z态都考虑进去，最终结果肯定是0或1Wildcardequality
谷公子的藏经阁
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2023-04-10 01:23
SystemVerilog
Systemverilog
Operator
Expression
evaluation
assignment
【HDLbits刷题笔记 】02-
verilog
语法-向量部分
vectors向量用于使用一个名称对相关信号进行分组，以使其更易于操作。例如，wire[7：0]w;声明一个名为w的8位向量，该向量在功能上等效于具有8个单独的导线。请注意，向量的声明将维度放在向量名称之前，这与C语法相比是不寻常的。但是，正如您所期望的那样，零件选择在矢量名称之后具有尺寸。wire[99:0]my_vector;//Declarea100-elementvectorassigno
绿茶冰
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2023-04-09 17:49
HDLbits学习
fpga开发
数字IC验证：System
Verilog
-接口Interfaces
文章目录1引言Introduction2接口中的端口PortsinInterface3Modports4例程：mem_if.sv写在前面：最近实习期间自学System
Verilog
，找到一个英文教程Asic-world
IC Beginner
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2023-04-09 17:41
数字IC验证
数字IC验证：System
Verilog
学习 - 过程语句与控制流
文章目录1引言Introduction2选择语句SelectionStatements2.1if语句2.2case语句2.3caseinside语句2.4例程unique_priority.sv3循环语句LoopStatement3.1例程：do_while_loop.sv3.2例程：for_loop.sv3.3例程：foreach_loop.sv4跳转语句JumpStatement4.1例程：b
IC Beginner
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2023-04-09 17:11
数字IC验证
systemverilog
ASIC-WORLD
Verilog
（3）第一个
Verilog
代码
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----asic-world网站的
Verilog
教程即是其一。
孤独的单刀
·
2023-04-09 17:40
Verilog语法
fpga开发
Verilog
FPGA
Xilinx
altera
【DCT-FPGA】
verilog
编程实现，基于FPGA的DCT变换实现
1.软件版本ISE14.72.本算法理论知识为了有效的计算DCT，许多算法被提出，一般DCT快速算法分为两种：间接算法和直接算法，两种算法都是集中在蝶型结构上，且目的都是为了减少乘法和加法的计算量。间接算法是利用DCT和DFT，DHT等正交变换之间的关系，用DFT或DHT快速算法来计算DCT。间接算法过程简单，主要工作是处理算法间的转换，因此往往需要加一些额外的操作步骤，由于将其他变换的快速算法应
fpga和matlab
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2023-04-09 16:15
★FPGA项目经验
FPGA
板块2:图像-特征提取处理
FPGA
DCT
verilog
IC验证之求学路
文章目录前言第零章那些总被遗忘的概念总线++i和i++的区别
verilog
中的for语句综合出什么格雷码和二进制码的转换第一章数电和
verilog
基础1.1
verilog
编程常见错误1.2同步FIFO1.2.1Spec1.3
爱IC的小张
·
2023-04-09 13:47
11
perl
模块测试
测试工具
学习
FPGA入门必备学习网站和工具
查看器代码覆盖率工具语法分析检查工具其他常用学习网站推荐几个非常不错的学习网站，包括基础语法学习、IP核下载、基本语法联系等OpenCores：非常丰富的IP核资源，主要有通讯协议编解码、数学运算、处理器、DSP、存储器、测试验证、音视频等asic-world：全套
Verilog
whik1194
·
2023-04-09 13:46
fpga开发
学习
如何学习FPGA
article/details/90643220原文：https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL（HDL=
verilog
one_u_h
·
2023-04-09 13:36
程序人生
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