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#Verilog
HDL4SE：软件工程师学习
Verilog
语言（六）
我们先来复习一下前面的学习内容：我们对数字电路有了基本的概念，了解
verilog
语言的运行与c语言还是有很大差别的。数字电路有两种基本的类型，一种是组合电路，数学上对应一个布尔
饶先宏
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2023-04-09 13:33
笔记
编程语言
verilog
HDL4SE：软件工程师学习
Verilog
语言（三）
3数据类型与程序结构上一次介绍了
verilog
语言中的词法结构，并给出了
verilog
词法的形式描述文件，可以通过flex工具生成词法分析程序。运行该程序，我们可以逐个读取源代码中的单词。
饶先宏
·
2023-04-09 13:03
笔记
前端
IC设计经典书籍
1《
Verilog
HDL高级数字设计》中文版和原著。这本书本人以为是讲
Verilog
方面的最好的一本书，看完此书后，相信大家的code水平会有很大提高。
limanjihe
·
2023-04-09 13:02
杂项
UVM System
verilog
EDA IP国外学习网站
有些链接可能要设置浏览器代理才能访问！！！SemiWiki-AllThingsSemiconductor!(半导体届的维基百科，罗列了各EDA，IP等供应商和行业资讯）WWW.TESTBENCH.INVerificationAcademy-Themostcomprehensiveresourceforverificationtraining.|VerificationAcademymentor的学
Holden_Liu
·
2023-04-09 13:54
UVM
效率提升
html5
html
ASIC-WORLD
Verilog
（4）基础语法上篇
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----asic-world网站的
verilog
教程即是其一。
孤独的单刀
·
2023-04-09 13:22
Verilog语法
fpga开发
Verilog
FPGA
Xilinx
altera
Verilog
功能模块 —— 按键消抖
一.什么是按键消抖按键消抖_百度百科(baidu.com)按键消抖通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图所示，为了不产生这种现象而作的措施就是按键消抖。从按键对应的数字电平来看，按键的抖动过程如下图所示。在抖动期间，按键的输入电平是不稳定的
徐晓康的博客
·
2023-04-09 09:12
Verilog
Verilog
功能模块
按键
消抖
按键消抖
按键消抖实现（
verilog
）
按键消抖按键是FPGA实验工程中常见的电子元器件，通常用作系统复位信号或者控制。外部信号的输入。按键消抖主要针对的是机械弹性开关（按下去，一旦松开就会弹上去），当机械触点断开、闭合时，由于机械触点的弹性作用，按键开关在闭合时不会立刻稳定的接通，在断开时也不会一下子断开。按键在闭合和断开的瞬间会有一连串的抖动，为了保证系统能够正确识别按键开关，必须进行消抖处理。按键消抖分为硬件消抖和软件消抖，硬件消
闲庭信步sss
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2023-04-09 09:40
数字ic
fpga开发
FPGA学习-
Verilog
实现独立按键消抖
文章目录前言一、独立按键消抖原理二、按键消抖程序实现（
Verilog
）1.按键触发判断2.计数器模块实现3.按键状态更新4.按键控制led亮灭三、仿真测试文件编写四、编译结果前言利用
verilog
语言实现独立按键消抖
zoeybbb
·
2023-04-09 09:10
Vivado
FPGA
fpga开发
Verilog
实现按键消抖
目录1、实验平台2、实验目的2.1、实验要求3、实验流程3.1、实验原理3.2、系统架构3.3、功能模块划分3.3.1、按键消抖模块模块框图信号定义时序信号图设计文件仿真文件仿真图3.3.2、LED驱动模块模块框图信号定义信号时序图设计文件仿真文件仿真图3.3.3、顶层文件3.4、上板验证4、总结1、实验平台软件：PC、QuartusPrime18.1、Modelsim10.5b硬件：Altera
青柠Miya
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2023-04-09 09:39
FPGA学习
fpga开发
verilog设计
Modelsim仿真
testbench编写
按键消抖的
Verilog
实现
按键消抖当按键被按下时，由于机械开关的局限性，其对应的电平不会马上稳定，而是会在一段时间内发生抖动。为了正确的识别按键信息，我们必须进行按键消抖的处理。代码实现用两个寄存器对输入进行打拍，当这两个寄存器的值不同时（抖动），对计数器进行复位。否则，计数器每个周期加1，当计数器的值达到某个给定的值时，若寄存器的值有效，则说明检测到按键被按下。若按键被按下后值为1，则代码如下：`timescale1ns
FPGA硅农
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2023-04-09 09:08
数字IC设计
fpga开发
【
verilog
】按键消抖(FPGA，低电平有效按键，状态机法)
在按键信号的首尾加上计数器，以达到去抖的效果。testbench功能仿真测试在按键信号的首尾加上计数器，以达到去抖的效果。modulekey(in,clk,rst_n,outkey,outflag);inputin;//按键输入（物理）inputclk;inputrst_n;outputregoutkey;//按键输出（同步）outputregoutflag;//按下/松开标志//--------
搞IC的那些年
·
2023-04-09 09:05
Verilog
verilog
fpga
Verilog
实现按键消抖（状态机方法）
文章目录按键抖动分析按键消抖逻辑
Verilog
设计与仿真Modelsim工程下载按键抖动分析常用的轻触按键内部结构为金属弹片，在手按下、松开的过程中往往会发生细微抖动。
whik1194
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2023-04-09 09:03
FPGA
按键
Verilog
状态机
单片机
ASIC-WORLD
Verilog
（1）一日
Verilog
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
·
2023-04-09 05:39
Verilog语法
fpga开发
Xilinx
Verilog
altera
HNU-电路与电子学-实验4
2．熟悉指令寄存器、状态寄存器、指令计数器、寄存器的工作原理3．学会使用
VERILOG
语言设计时序电路。
甘晴void
·
2023-04-09 04:37
电路与电子学
fpga开发
单片机
嵌入式硬件
电路
HNU-电路与电子学-实验3
二、实验内容1．用
VERILOG
语言设计模型机的8重3-1多路复用器；2．用
VERILOG
语言设计模型
甘晴void
·
2023-04-09 04:01
电路与电子学
rabbitmq
java
电路
弱电
模拟IC设计——
Verilog
A/AMS笔记
等号左边通常是integer或者real类型<+：用于对electrical型赋值，需要在仿真器中迭代运算，必须被放在analogbegin里面；多个<+等式的运算不存在计算顺序的先后2.输入输出关系不像数字
verilog
KGback
·
2023-04-09 03:46
模拟IC
模拟IC设计
verilog
遇到重复的模块应该怎么简便写法
1.极力推荐generatefor写法eg：moduleA#(parameterx=16)();genvarpin_countgeneratefor(pin_count=0;pin_count<x;pin_count=pin_count+1)begin:action这里就写被复制16次的模块endmodule
燎原星火*
·
2023-04-09 02:25
fpga开发
从零开始
verilog
以太网交换机（三）MAC发送控制器的设计与实现
从零开始
verilog
以太网交换机（三）MAC发送控制器的设计与实现声明：博主主页：王_嘻嘻的CSDN主页从零开始
verilog
以太网交换机系列专栏：点击这里未经作者允许，禁止转载，侵权必删关注本专题的朋友们可以收获一个经典交换机设计的全流程
王_嘻嘻
·
2023-04-08 21:35
从零开始ethernet
switch
macos
fpga开发
数字IC后端流程——(一)数据准备Data Setup
46752319/article/details/107252336ICC数据准备文件主要基于ICC_lab2010的学习查找资料的总结非库文件：·ICC启动环境设置文件：.synopsys_dc.setup·
Verilog
卢卡喵
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2023-04-08 19:11
数字IC后端笔记
fpga开发
第一讲——数字后端设计流程小灶（复旦）
数字后端设计流程小灶（复旦）课时2数字后端开课介绍1.什么是数字后端IC设计时，有些模块可以先写好可以综合的
verilog
code前端写出来的,再通过相应的ASIC设计流程迭代，包括：DCDesignComplier
Nettie777
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2023-04-08 19:41
fpga开发
手把手的i
Verilog
仿真教程：基于开源工具i
Verilog
Assistant
i
Verilog
和i
Verilog
AssistantIcarus
Verilog
主页i
Verilog
Assistant的Gitee仓库由于i
verilog
是一个非常轻量但是完整的仿真工具，相较于Modelsim
大困困瓜
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2023-04-08 18:00
FPGA
verilog
仿真器
fpga
蜂鸟E203学习笔记（二）--蜂鸟E203总体框架
面积最小化：追求低功耗和小面积，尽可能地服用数据通路以节省面积开销结构简单化性能不追求极端1.2蜂鸟E203处理器核的RTL代码风格使用标准的DFF模块例化、生成寄存器推荐使用
Verilog
中的assi
kelinnn
·
2023-04-08 18:13
蜂鸟E203
学习
fpga开发
RISCV学习笔记6.1--初步认识蜂鸟e203
参考网站：1、全平台轻量开源
verilog
仿真工具i
verilog
+GTKWave使用教程2、Makefile中获取自身目录（pwd,lastword,dirname）3、在vcs中编译及运行测试E203
爱发明的小兴
·
2023-04-08 18:08
riscv处理器设计
fpga开发
学习
使用chatgpt写的串口模块，
verilog
实现
还是很震撼的，仅供参考：由于串口模块的具体实现方式与所用的FPGA设备和外设有关，因此无法提供通用的
Verilog
代码。以下是一个简单的示例，仅供参考。
wu051778
·
2023-04-08 10:17
fpga开发
单比特信号跨时钟域
请用
Verilog
代码描述，并画出对应的时序波形图说明图。
水声小羊
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2023-04-08 08:21
FPGA
单比特信号跨时钟域
fpga
verilog
慢时钟采样快时钟单BIT信号
对于快时钟采样慢时钟，往往采用打两拍+边沿检测的方法。代码如下：module(inputfast_clk,inputslow_clk,inputrst_n,inputslow_pulse,outputfast_pulse);regpulse_reg,pulse_reg_r1,pulse_reg_r2;always@(posedgefast_clkornegedgerst_n)beginif(!rs
俺要学IC
·
2023-04-08 08:50
fpga开发
嵌入式硬件
经验分享
Verilog
5-单比特信号跨时钟域传输
文章目录单比特信号跨时钟域传输1、时钟域2、亚稳态3、多级寄存器处理3.1信号从B到A（慢到快）3.2信号从A到B（快到慢）单比特信号跨时钟域传输参考链接：https://www.cnblogs.com/rouwawa/p/7501319.html#45271131、时钟域单时钟域：电路中所有触发器都是用一个全局网络，比如FPGA的主时钟输入多时钟域：设计中有多个时钟输入2、亚稳态含义：触发器的输
d_b_
·
2023-04-08 08:20
Verilog电路设计
verilog
Verilog
学习笔记2——可综合设计
文章目录前言一、
verilog
可综合设计1、所有综合工具都支持2、所有综合工具都不支持3、可能支持4、建立可综合模型的原则前言2023.4.7一、
verilog
可综合设计1、所有综合工具都支持task、
_lalla
·
2023-04-08 08:47
Verilog学习笔记
学习
verilog
Verilog
学习笔记3——数据位宽、阻塞/非阻塞赋值、编写原则、三态门
文章目录前言一、数据位宽1、有符号定点数2、Nbit和Mbit相加或相乘二、阻塞赋值和非阻塞赋值三、timescale四、三态门的设计五、
verilog
模块编程原则前言2023.4.5清明节一、数据位宽
_lalla
·
2023-04-08 08:17
Verilog学习笔记
学习
verilog
同步FIFO、异步FIFO详细介绍、
verilog
代码实现、FIFO最小深度计算、简答题
文章目录前言一、多bit数据流跨时钟域传输——FIFO1、FIFO分类2、常见参数3、与普通存储器的区别4、FIFO优缺点二、同步FIFO1、计数器法2、高位扩展法3、单端口和双端口RAM3.1单端口RAM3.2双端口RAM4、例化双端口RAM实现同步FIFO三、异步FIFO1、格雷码1.1二进制和格雷码之间的转换1.2使用格雷码判断空满1.3当深度不是2次幂1.4异步FIFO能否消除掉亚稳态1.
_lalla
·
2023-04-08 08:17
芯动力mooc学习笔记
学习
异步FIFO
同步FIFO
FIFO深度计算
【
Verilog
】跨时钟域处理（一）——多bit MUX同步
跨时钟域处理的概念简单来讲，“跨时钟域处理”即：①输入和输出的参照时钟不同。②中间过程的多个步骤会由不同的时钟控制。跨时钟域处理一般涉及“打拍”，即输入和输出中间空几个时钟周期作为缓冲，其目的在于：打拍(缓冲)可以减小亚稳态概率。打拍的经验原则：一般的，在时钟切换的时候，依照后来的时钟打两拍。（如由clk_a切换到clk_b,那么需要clk_b先空打两拍，再进行别的操作。）【详细了解：CDC：跨时
GalaxyerKw
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2023-04-08 08:10
Verilog杂记
fpga开发
verilog
紫光物联linux登录账号,黑金&紫光，共筑国产FPGA梦——PGL12G 开发板评测（软件篇）...
开发板厂商黑金出产的，国产FPGA紫光同创PGL12G开发板的硬件部分，在上一期给大家简单的介绍了一下，有兴趣的盆友，可以移步上期硬件部分的测评，这期的测评主要将会对紫光同创的这颗PGL12G进行环境的搭建和
Verilog
孙伟莲
·
2023-04-08 07:55
紫光物联linux登录账号
数字IC设计流程
基于standcell的简单ASIC设计流程如下算法模型（C/C++/Matlab）RTLHDL（VHDL/
Verilog
）RTL——RegisterTransferLevel（寄存器传输级）不关心寄存器和组合逻辑的细节
MrAlexLee
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2023-04-08 07:20
两层板 PCB Layout 注意实现 -- Layout 检查清单和创想浅记
通过FPGA使用
verilog
进行数字逻辑设计，通过modelsim进行仿真验证。电路功耗
JoYER_cc
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2023-04-08 05:03
单片机
嵌入式硬件
我的 System
Verilog
学习记录（13）
引言本文简单介绍System
Verilog
的断言。
在路上-正出发
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2023-04-08 04:41
SystemVerilog
语法专栏
学习
system
verilog
testbench
开发语言
FPGA学习笔记 1 -- Quartus软件的使用
软件的使用一、FPGA开发流程二、QuartusII13.1软件1.新建工程2.添加设计文件3.分析与综合4.分配引脚5.编译工程6.下载一、FPGA开发流程打开软件→新建工程→设计输入（
verilog
饼里个饼
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2023-04-08 04:41
fpga开发
学习
FPGA学习笔记-1 FPGA原理与开发流程
什么是
Verilog
？
虎慕
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2023-04-08 04:55
FPGA-正点原子
fpga开发
学习
Verilog
文件读写系统任务
Verilog
文件读写系统任务文章目录
Verilog
文件读写系统任务文件打开关闭$fopen$fclose$ferrordemo文件写入$fdisplay$fwrite$fstrobe$fmonitordemo
暴风雨中的白杨
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2023-04-07 23:14
FPGA
fpga开发
文件读写
测试
testbench
vivado
使用
verilog
实现基于FPGA的TDC设计
verilog
实现TDC，高精度时间数字转换器时间数据转换器(TDC)常被用于测量时间间隔，被广泛应用于飞行时间测量领域。
QQ_778132974
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2023-04-07 17:01
D1：verilog设计
fpga开发
TDC
verilog
【芯片前端】
verilog
语法中的有符号数signed的本质是什么？
前言很多人（包括之前的我）都搞不清楚，
verilog
中signed和unsigned定义信号后，到低在电路中会有什么区别，本篇内容必须让大家豁然开朗！
尼德兰的喵
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2023-04-07 13:16
芯片前端设计
前端
fpga开发
verilog
芯片
吃透Chisel语言.10.Chisel项目构建、运行和测试（二）——Chisel中生成
Verilog
代码&Chisel开发流程
Chisel项目构建、运行和测试（二）——Chisel中生成
Verilog
代码&Chisel开发流程上一篇文章我们提到了怎么用sbt构建Chisel项目并运行Chisel代码，但是毕竟还是在电脑上运行的
计算机体系结构-3rr0r
·
2023-04-07 11:40
吃透Chisel语言！！！
Chisel
risc-v
fpga开发
计算机体系结构
CPU设计实现
吃透Chisel语言.01.大家
Verilog
和VHDL用得好好的，为什么要整个Chisel语言出来？
大家
Verilog
和VHDL用得好好的，为什么要整个Chisel语言出来？？？说到数字芯片或微处理器的设计实现，你首先想到的语言是什么？
计算机体系结构-3rr0r
·
2023-04-07 11:10
吃透Chisel语言！！！
risc-v
fpga开发
Chisel
Verilog
VHDL
Verilog
十大基本功7 (IC设计经典书籍)
1《
Verilog
HDL高级数字设计》中文版和原著。这本书本人以为是讲
Verilog
方面的最好的一本书，看完此书后，相信大家的code水平会有很大提高。书中例子
因蕃
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2023-04-07 11:37
编程语言
第十九章 Chisel基础——常用的硬件原语
至于要如何生成
Verilog
，会在后续章节讲解。如果要编写大型电路，当然也可以一砖一瓦地搭建，但是费时费力，完全体现不出软件语言的优势。
_iChthyosaur
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2023-04-07 11:36
Scala
Chisel
RISC-V
ASIC-WORLD
Verilog
（2）FPGA的设计流程
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----asic-world网站的这套
verilog
教程即是其一。
孤独的单刀
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2023-04-07 11:01
Verilog语法
fpga开发
FPGA
Verilog
xilinx
altera
数字IC手撕代码--联发科（总线访问仲裁）
请用
Verilog
实现一个仲裁器，对两组请求信号进行仲后，要求：协议如图所示，请求方发送req（request）信号1表示有请求给仲裁器，仲裁器响应grant信号为1表示请求成功:通过参数定义在冲突情形下
不吃葱的酸菜鱼
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2023-04-07 08:15
数字IC手撕代码
fpga开发
数字IC
手撕代码
FPGA
斐波那契数列
verilog
实现
前言：该题为睿思芯科笔试题，笔试时长20分钟。题目描述用代码实现斐波那契数列，代码需要对对enable敏感，当enable为高几周期，sum在enble为高的下一周期输出第几个斐波那契数，斐波那契数列的生成是后一个数字是前两个数字之和，如下序列：0、1、1、2、3、5、8、13、21、34...，当enable为0时，输出端口sum的值为0另外，当enable拉高第一周期时，在下一拍输出0，拉高第
不吃葱的酸菜鱼
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2023-04-07 08:15
数字IC手撕代码
fpga开发
手撕代码
IC设计
数字IC
扰码器原理详解及
verilog
实现
什么是扰码扰码就是对原始的用户数据进行扰乱，得到随机化的用户数据。连续扰码两次就能得到原始数据，通常是发送电路在发送数据时先对数据进行随机扰乱，接收电路使用相同的扰乱算法就可以重新恢复出原始的数据。如图所示：扰码器的优点和作用扰码器产生伪随机的比特序列，它和输入的数据进行异或（相加模二），从而实现对输入串行数据的随机化，伪随机序列也是周期重复的，周期长度取决于反馈多项式中触发器的级数和所选择的多项
不吃葱的酸菜鱼
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2023-04-07 08:36
数字IC手撕代码
fpga开发
数字IC
手撕代码
IC设计
【随手查】
Verilog
编译报错
Quartus编译、ModelSim等的一些报错的记录，方便日后查找，持续更。。。错误目录Quartus编译报错Error(10079)Error(10137)Error(10170)Error(10170)Error(10839)ModelSim报错1、Declarationsnotallowed...2、Illegaloutputport...一些编译不报错但是无法实现预期功能的错误1、无法生
刘一五
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2023-04-07 01:41
#
FPGA学习笔记
#
随手查系列
fpga开发
Quartus
ModelSim
硬件语言
Verilog
HDL牛客刷题day05时序逻辑部分（2）
1.VL33非整数倍数据位宽转换8to121.题目：实现数据位宽转换电路，实现8bit数据输入转换为12bit数据输出。其中，先到的数据应置于输出的高bit位。电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。2.解题思路2.1生成一个寄存器存储数据，寄存器的大小应该
_She001
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2023-04-06 21:57
牛客刷题
Verilog
HDL
fpga开发
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