VHDL

FPGA FIFO IP核设计与应用 - 自定义深度实践

源代码包括读写指针、控制逻辑，并且可以使用硬件描述语言（如Verilog或VHDL）配置FIFO深度，以适应各种应用场合，如数据采集、处

Kiki-2189·2025-07-27 02:17

FPGA实现循迹小车

本文将介绍如何使用VHDL代码实现循迹小车的基本功能，包括舵机控制和PWM信号生成。

·2025-07-27 01:42

内存映射VGA显示设计与实现教程 - Xilinx Zynq Zedboard

教程涵盖VGA显示原理、ZynqSoC特点、内存映射技术、以及使用VHDL和Verilog实现VGA控制器的过程。

薛迟·2025-07-26 17:07

FPGA 设计中的 “Create HDL Wrapper“ 和 “Generating Output Products“ 的区别

包装器)目的：为顶层设计模块（通常是BlockDesign/IPIntegrator设计）创建一个HDL包装文件功能：将图形化/框图设计的BlockDesign转换为可综合的HDL代码（Verilog或VHDL

行者..................·2025-07-12 13:02

FPGA电子系统设计项目实战VHDL语言第2版王振红：深入掌握FPGA设计

FPGA电子系统设计项目实战VHDL语言第2版王振红：深入掌握FPGA设计【下载地址】FPGA电子系统设计项目实战VHDL语言第2版王振红这是一本专注于FPGA电子系统设计的实战指南，适合初学者和进阶开发者

姜奇惟Sparkling·2025-07-10 05:47

FPGA电子系统设计项目实战 VHDL语言第2版王振红

FPGA电子系统设计项目实战VHDL语言第2版王振红【下载地址】FPGA电子系统设计项目实战VHDL语言第2版王振红这是一本专注于FPGA电子系统设计的实战指南，适合初学者和进阶开发者。

幸刚磊Thomas·2025-07-10 05:46

Verilog 语法介绍 4

进行多文件编译：gtkwavewave.vcd.tclverilog如何debuglatch和Flip-flop同步信号、异步信号muxiverilog编译参数：iverilog：用于编译verilog和vhdl

·2025-07-05 15:56

Vitis HLS 学习笔记--hls::stream（理解串流：基础）

它类似于C++标准库中的std::stream，但是专门设计用于硬件描述语言（如Verilog或VHDL）中的数据流。

hi94·2025-06-26 16:30

《FPGA开发-1-verilog基本语法》

FPGA一般由verilog和VHDL语言开发，但由于verilog与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是verilog更胜一筹，但VHDL最初是用于军方产品的开发语言，

livercy·2025-06-20 09:29

*VHDL***IEEE.STD_LOGIC_ARITH.ALL、IEEE.STD_LOGIC_SIGNED.ALL和IEEE.STD_LOGIC_UNSIGNED.ALL

Synopsys的程序包STD_LOGIC_ARITH、STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED中已经为许多类型的运算重载了算数运算符合关系运算符，因此只要引用这些程序包，SIGNED、UNSIGNED、STD_LOGIC、STD_LOGIC_VECTOR之间也可以混合运算。但执行加法时，同时调用STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED程

燃烧的森林猿·2025-06-16 13:26

Python硬核革命：从微控制器到FPGA的深度开发指南

1.重新定义硬件开发：Python的颠覆性突破传统硬件开发长期被C/C++和Verilog/VHDL统治，但Python正通过两条路径改变这一格局：1.1微控制器领域的MicroPython革命完整Python3.4

蓑笠翁001·2025-05-25 01:50

数字FPGA开发方向，该如何做好职业规划？

语言类Verilog/VHDLSystemVerilog（主要用于设计而非验证）Tc

IC与FPGA设计·2025-05-24 06:16

VHDL的重载函数

在VHDL中，函数（function）是可以被重载的。重载函数的基本思想是允许在同一作用域内定义多个函数名称相同但参数不同的函数。

零度随想·2025-05-22 11:35

【IC】FPGA和ASIC的区别

在制造之后，用户可以使用硬件描述语言（如VHDL或Verilog）对其进行编程和配置。这种可编程性允许FPGA在不同应用场景中进行多次配置，适应不同的功能需求。

守月满空山雪照窗·2025-05-20 19:34

NVC 开源项目指南

NVC开源项目指南nvcVHDLcompilerandsimulator项目地址:https://gitcode.com/gh_mirrors/nv/nvc项目介绍NVC（具体名称在提供的信息中未明确，

田鲁焘Gilbert·2025-05-19 00:24

Vivado中可新建的工程类型解析

以下是Vivado中可新建的工程类型解析，按用途和场景分类说明：1.RTLProject（RTL工程）用途：从零开始基于RTL代码（Verilog/VHDL）设计FPGA逻辑，覆盖完整开发流程。

漂洋过海的鱼儿·2025-05-16 03:42

HDL学习札记

VHDL代码结构一段完整的VHDL代码的3个基本组成部分：库（LIBRARY）声明、实体（ENTITY）和构造体（ARCHITECTURE）。

CJLee_3636·2025-05-01 15:48

unsupport vtoy type unknow

vhdlinux、deepin、uos、ubuntu等等，使用vtoy安装，开机后提示unsupportvtoytypeunknow，主要原因是vhd没有使用固定大小的vhd模式，或者格式是vhdx。

黄经林KK·2025-05-01 02:57

24小时FPGA数字时钟设计与实现

通过使用XilinxVivado2019.1工具和NEXYS4开发板，展示了从Verilog或VHDL代码编写到时钟逻辑在FPGA上的实现过程。

西域情歌·2025-04-29 14:13

VERILOG 代码加密

Xilinx软件Vivado可以对verilog或VHDL代码进行加密加密方式采用RSA加密方式！

S＆Z3463·2025-04-27 20:35

FPGA（现场可编程门阵列）笔记

-[VHDL]:另一种硬件描述语言，其语法结构与Pascal相似。*与软件的区别-软件使用语言写流程，主要关注算法和流程控制，FPGA用语言写逻辑电路。*FPGA厂商-[Altera（Int

睡觉然后上课·2025-04-23 13:05

利用VHDL读写file文件

libraryieee;usestd.textio.all;useieee.std_logic_textio.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytestinisendentitytestin;architecturertloftestinisbeginprocessisfilefile_out1,

weixin_30664539·2025-04-19 14:15

VHDL中txt文件的读写

在对VHDL代码进行ModelSim仿真的时候，如果测试一个比较简单的功能，比如简单地测试一个IPCore，那么我们只需要signalName'0');elsehs_i<='1';dv_i<='1';readline

ReStart_11·2025-04-19 14:45

VHDL语言仿真激励文件testbench编写指南

目录前言一、时钟和复位的模拟二、文件读写三、文件读写总结前言最近小编接触了一些关于VHDL语言的项目，而之前一直使用Verilog语言，虽然之前也学习过VHDL，但是毕竟语言这东西，如果不经过实战练习很难掌握

卯【金】刀·2025-04-19 14:44

数字集成电路中时延不可综合与时间单位介绍

3.2Verilog时延|菜鸟教程1、综合介绍在Verilog或硬件描述语言（HDL）中，“综合”（Synthesis）是指将用高级抽象语言（如Verilog或VHDL）描述的行为级或寄存器传输级（RTL

夜雨听萧瑟·2025-04-15 18:48

状态机思想编程

1.LED流水灯的FPGA代码一个使用状态机思想来实现LED流水灯的FPGA代码这个例子采用VHDL编写VHDL代码示例：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL

爱喝西北风的东北风·2025-04-08 18:31

硬件描述语言

但是，许多人不知道Verilog和VHDL等硬件描述语言。在本文中，我们将讨论硬件描述语言。我们走吧。

算法资料吧！·2025-04-06 10:30

基于FPGA的序列检测器

使用VHDL实现序列检测器，带仿真。序列检测器的原理是通过状态机实现对某一个特定序列进行检测，以达到序列检测的目的，序列的长度可以自定义，序列长度决定状态机的长度。

芯作者·2025-04-05 21:01

VHDL实验四：3-8 译码器（含使能端）、四位全加器

一、实验目的1．掌握简单的VHDL程序设计。2．掌握用VHDL对组合逻辑3-8译码器电路的建模。

White__Sun·2025-03-10 04:57

一、VHDL实现UART协议代码

1.uart_tx.vhd--串口发送模块编写--数据帧格式1位起始位+8位数据位+1位停止位--低位先行LSBlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;----------------------------------------------

cmc1028·2025-02-27 07:15

二、VHDL实现SPI协议代码

1、spi.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL

cmc1028·2025-02-27 07:15

Linux下VCS与Verdi联合仿真（Verilog与VHDL混仿）

1.介绍本篇简单介绍一下如何通过VCS与Verdi实现混合仿真，在学习过程中也遇到了很多头疼的问题，因此通过一些例子简要总结一下，当然，也希望对各位小伙伴有所帮助。很多公司ASIC设计所使用的还是更加专业的EDA软件，即Synopsys下的VCS、Verdi这种（Vivado大多针对于自家FPGA），VCS编译速度极快，仿真效率高，Verdi支持信号追溯、无缝增加信号波形等功能。2.使用环境：Li

超能力MAX·2025-02-25 08:29

verilog基础知识

一，Verilog和VHDL区别全世界高层次数字系统设计领域中，应用Verilog和VHDL的比率是80％和20％；这两种语言都是用于数字电路系统设计的硬件描述语言，而且都已经是IEEE的标准。

寒听雪落·2025-02-22 19:32

FPGA设计怎么学？薪资前景好吗？

数字前端设计必备技能1、熟悉数字电路设计2、熟悉Verilog或VHDL3、熟悉异步电路设计4、熟悉FIFO的设计5、熟悉UNIX系统及其工具的使用6、熟悉脚本语言Perl、Shell、Tcl等7、熟悉

博览鸿蒙·2025-02-20 20:47

均薪23W还缺人，FPGA工程师到底有多重要?

FPGA工程师的核心职责FPGA工程师主要负责FPGA的开发、调试和优化，具体包括：逻辑设计与实现：使用Verilog/VHDL等硬件描述语

博览鸿蒙·2025-02-10 20:22

I2C协议与FPGA开发教程_VHDL/Verilog实现

内容涵盖了I2C基础知识、通信模式、总线仲裁机制，以及用VHDL和Verilog语言实现I2C控制器的方法。

侯昂·2025-01-30 12:50

FPGA开发中的团队协作：构建高效协同的关键路径

一、团队成员角色与职责FPGA工程师核心设计：负责FPGA的逻辑设计与代码实现，依据项目需求，运用硬件描述语言（如Verilog或VHDL）完成模块功能编写。

whik1194·2025-01-22 22:03

第11周作业---HLS编程环境入门

目录HLS概念HLS是什么HLS与VHDL/Verilog有什么关系?

pss_runner·2024-09-08 09:41

VCS简介

它使你能够分析，编译和仿真Verilog，VHDL，混合HDL，SystemVerilog，OpenVera和SystemC描述的设计。它还为您提供了一系列仿真和调试功能，以验证您的设计。

XtremeDV·2024-09-07 08:14

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现

2、RTL分析（RTLanalysis）一般来讲，通常的设计输入都是Verilog、VHDL或者SystemVerilog等硬件描述语言HDL编写的文件，RTL分析这一步就是将HDL语言转化成逻辑电路图的过程

2401_84185145·2024-09-05 23:38

初识 Verilog

Verilog综述：类C，并行，自顶向下，硬件描述语言，VHDL，VerilogHDL。VHDL，VerilogHDL，两种不同描述语言。Verilog语言（并行，硬件）类似C语言（串行，软件）。

栀栀栀·2024-09-02 08:27

Quartus网盘资源下载与安装附图文安装教程

Quartus支持多种编程语言，包括VHDL、Verilog等，并具有丰富的功能和工具库，可满足不同级别、不同规模的数字电路设计需求。收藏的Quartus安装包

学习天使Alice·2024-08-29 10:20

xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1

参考：xilinxFPGA除法器ip核（divider）的使用（VHDL&Vivado）_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型，跟ISE

小阿飞·2024-02-20 21:31

xilinx FPGA 乘法器除法器开方 IP核的使用（VHDL&ISE）

目录一、乘法器ip核1.新建工程之后建一个ip核文件：2.配置ip核：3.编写顶层文件或者激励文件：第一种情况：这个是加了ce的第二种情况：这个是加了ce和sclr的第三种情况：这个是不加使能的乘法器的正确使用：第二天的新进展：最高位是1结果之所以出问题，是因为设置的时候我忘了改了，那个输入的类型默认是signed，即有符号位，大家一定要看清楚哟，按照自己需求，看是否设置最高位为有符号位二、除法器

坚持每天写程序·2024-02-20 21:30

vivado HDL编码技术

VHDL的优点•实施更严格的规则，特别是强类型、不太宽容和容易出错的规则•HDL源代码中RAM组件

cckkppll·2024-02-14 14:35

fpga 需要掌握哪些基础知识？

1、数电（必须掌握的基础），然后进阶学模电，2、掌握HDL（verilog或VHDL）一般建议先学verilog，然后可以学SystemVerilog和VHDL。

宸极FPGA_IC·2024-02-11 01:30

1.1 Verilog 教程

Verilog继承了C语言的多种操作符和结构，与另一种硬件描述语言VHDL相比，语法不是很严格，代码更加简洁，更容易上手。Verilog不仅定义了语法，还对语法结构都定义了清晰的仿真语义。

二当家的素材网·2024-02-08 02:09

【INTEL（ALTERA）】为什么在编译 HDMI 英特尔® FPGA IP设计示例 VHDL 变体时看到错误（13879）？

说明由于英特尔®Quartus®PrimeProEdition软件版本23.2存在一个问题，您在编译HDMI英特尔®FPGAIP设计示例的VHDL变体时可能会看到以下错误：错误（13879）：VHDL绑定指示

神仙约架·2024-02-07 04:25

【INTEL（ALTERA）】错误（22595）：英特尔 Quartus不支持“BDF”类型的实体“entity_path/entity_name”

任何现有的BDF设计文件都必须转换为VerilogHDL或VHDL。

神仙约架·2024-02-07 04:55

ncverilog仿真的基础脚本

NCSimNC-SIM为Cadence公司之VHDL与Verilog混合模拟的模拟器(simulator),可以帮助IC设计者验证及模拟其所用VHDL与Verilog混合计设的IC功能.NC-Verilog

罐头说·2024-02-06 14:07

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