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VHDL实验四：3-8 译码器（含使能端）、四位全加器

一、实验目的

1．掌握简单的 VHDL 程序设计。

2．掌握用 VHDL 对组合逻辑 3-8 译码器电路的建模。

二、实验原理

1、3/8 译码器的逻辑功能如下表：

A

B

C

/ENA

Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0

0

0

0

1

1

1

1

1

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1

1

0

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