E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
我的 System
Verilog
学习记录（9）
引言本文简单介绍System
Verilog
的类。
在路上-正出发
·
2023-04-21 07:17
SystemVerilog
语法专栏
System
Verilog
学习
class
verilog
HDLBits
Verilog
语法
逐位逻辑运算符(&，|)和逻辑运算符(&&，||)之间的差别：逐位逻辑运算符：对于N比特输入向量之间的逻辑比较，会在N比特上逐位进行，并产生一个N比特长的运算结果。逻辑运算符：任何类型的输入都会被视作布尔值，零->假，非零->真，将布尔值进行逻辑比较后，输出一个1比特的结果。//模块有两个3bit宽的输入变量a,b，要求输出a,b逐位或的，a,b逻辑或以及a,b按位取反的结果，其中b在高位。mod
踩坑记录
·
2023-04-21 07:16
verilog
verilog
Verilog
语言菜鸟教程知识关键点记录
Verilog
语言菜鸟教程知识关键点记录1.两类数据类型：线网数据类型与寄存器数据类型，线网表示物理元件之间的连线，寄存器表示抽象的数据存储元件。
带刀木头
·
2023-04-21 07:41
verilog
HDLBits之
Verilog
学习记录 Day6
1Replicationoperator连接操作符允许我们将短小的向量连接在一起构成更宽的向量。很方便，但有的时候需要将多个重复的向量连接在一起，诸如assigna={b,b,b,b,b,b};这样的语句写多了是非常让人忧愁的。而重复操作符语法就可以在这种情况下帮到你，允许你将一个向量重复多次，并将它们连接在一起，语法是这样：{重复次数{向量}}。注：1重复次数必须是一个常量.2两组大括号都是必需
开始学AI
·
2023-04-21 07:37
Verilog
fpga
Verilog
记录
Verilog
的一些关键点
记录
Verilog
的一些关键点
Verilog
HDL模块结构
Verilog
HDL基本语法语言要素常量变量和数据类型参数向量存储器运算符位拼接运算符缩位运算符等式运算符
Verilog
HDL的基本语句可综合性的设计语句时间控制语句过程语句块语句赋值语句
技术考古员
·
2023-04-21 07:37
编程语言
verilog
Verilog
刷题记录-HDLBits（更新中）
2021/1/11wire41.assign语句是并行的，其先后不影响执行顺序2.如果input/output不申明，默认类型为wire型inputwirea//等价于inputa3.assign语句实际上是将两条wire连接起来（即输入wire型，输出也是wire型。notgate4.区分（！与~）!逻辑非；~按位取反andgate5.单目&归约与；双目&按位与；双目&&逻辑与norgatexn
kotori333
·
2023-04-21 07:54
学习笔记
verilog
System
Verilog
结构体
目录结构体1.基本信息2.结构体赋值2.1结构体初始化2.2结构体成员赋值2.3结构体表达式赋赋值2.4默认值2.5赋值的优先级3.压缩和非压缩本文所有源码可通过后台回复“结构体”获得结构体1.基本信息结构体由关键字struct声明，且结构体中的成员可以是任何数据类型如下定义一个结构体：struct{inta,b;//32位int类型bitc;//1位bit类型logic[7:0]din;//8位
行走的BUG永动机
·
2023-04-21 07:52
#
systemverilog
SV强制类型转换和常数
目录1.强制类型转换1.1静态转换（编译时转换）1.2动态强制类型转换2.常数2.1
Verilog
中的常数2.2SV中的常数1.强制类型转换1.1静态转换（编译时转换）静态转换有三种，分别是数据类型强制转换
行走的BUG永动机
·
2023-04-21 07:51
#
IC学习
systemverilog
记录一下
verilog
重复例化的两种方式
文章目录0前言1for循环方式例化方法2数组的方式例化4一些其他的技巧0前言这段时间例化了挺多mem，过程中也了解到了一些新的东西，在这里记录一下1for循环方式例化方法先给出sub_modulemodulesub(input[7:0]din,outputlogic[7:0]dout);assigndout=din;endmodule要将这个module分别例化成u_sub_0和u_sub_1，并
行走的BUG永动机
·
2023-04-21 07:49
IC学习
fpga开发
Verilog
学习记录2——
Verilog
中[ ]的用法和{ }的用法
1.
Verilog
中[]的用法不管是reg变量还是wire变量，data1[X:0]，data1[X]是最高位，data1[0]是最低位。
景墨轩
·
2023-04-21 07:02
Verilog学习
软硬件学习
Verilog
Verilog
的各种赋值
Verilog
中的赋值主要有三种，连续赋值、过程赋值以及过程连续赋值。
冻柠猹
·
2023-04-21 07:01
System
Verilog
静态变量和动态变量
在
Verilog
-2001标准中任务或函数中的变量可以定义为动态变量动态变量的存储区是由软件工具动态分配的（每次调用都会建立新的存储区），访问结束后空间被释放动态变量主要用来描述在测试程序、抽象系统级、
行走的BUG永动机
·
2023-04-21 07:56
#
fpga开发
Verilog
学习--移位操作符、原码补码
原码与补码有符号数，在代码中可以使用十进制数赋值给有符号数，在电路中，数值按照补码形式存储正数的补码：是其本身负数的补码：除符号位外，其余位取反，然后+1regsigned[3:0]a,b;a=4'd6;//原码为0110，补码为0110b=-4'd6;//原码为1110->反码为1001->补码为1010补码的补码是原码算术操作符将负数赋值给reg或其他无符号变量使用二进制补码如果操作数的某一位
行走的BUG永动机
·
2023-04-21 07:26
verilog
【入门学习三】基于 FPGA 使用
Verilog
实现按键状态机代码及原理讲解
目录一、状态机二、模块设计三、代码实现四、管脚配置及结果展示上一篇博文：【入门学习二】基于FPGA使用
Verilog
实现蜂鸣器响动的代码及原理讲解概述：前面的两篇文章，其中按键模块采用的是延时消抖的方式
上班摸不了鱼
·
2023-04-20 22:11
FPGA新手入门
状态机
verilog
fpga
Round-Robin算法的
verilog
实现
当有多个设备同时想占用同一个资源时，需要仲裁器通过某种调度算法决定不同设备使用资源的先后顺序。RoundRobin算法就是其中一种调度算法，其思路是，当多个仲裁请求(request)送给仲裁器时，仲裁器通过轮询的方式分时给不同的设备返回许可(grant)，当一个requestor得到了grant许可之后，它的优先级在接下来的仲裁中就变成了最低，当同时有多个requestor的时候，grant可以依
薛定谔的bug~
·
2023-04-20 21:18
FPGA
fpga开发
2020.10.25 RISC-V --PLIC平台级中断控制器
，https://github.com/chipsalliance/rocket-chip/blob/master/src/main/scala/devices/tilelink/Plic.scala
Verilog
Kang.lee
·
2023-04-20 20:32
FPGA
RISC-V
FPGA基础代码复用
一、
verilog
中有关代码复用的语法1、连接符“{}”{4{1'b1}}或者{5'd6,5'd8}2、参数(Parameter)型常量定义parameter参数名＝表达式；或者localparam参数名
第二层皮-合肥
·
2023-04-20 15:27
FPGA设计
fpga开发
数字硬件建模System
Verilog
-通信总线建模 --Interface端口的概念
来到了SV最后一部分，预计三篇文章，两周更完，所有的思维导图如下：概述System
Verilog
Interface是modport的一种，但比简单的输入、输出或输入输出端口的功能更多。
碎碎思
·
2023-04-20 14:43
单片机
fpga开发
嵌入式硬件
书写
Verilog
仿真激励时需要注意的细节
分析上面的EMIF时序，可以将其分为3部分，开始、中间和结束三部分。在书写激励时，开始和结束部分一定要满足时序要求，这是平时在书写激励时不容易注意的点。regCE,clk,AOE,ARE,AWE,ARDY;reg[21:2]EA;reg[31:0]ED;taskemif_interface(input[21:2]addr);beginblockstart,//BE[3:0]、EA[21:2]、AR
一只迷茫的小狗
·
2023-04-20 08:42
verilog
FPGA
fpga开发
如何战胜AI?唯努力尔-- DSP算法的FPGA实现指南
观前提醒实用算法原理数学原理代码模块划分与实现FIR滤波器误差计算与系数更新模块最终代码DSP算法的FPGA实现指南小结观前提醒本期主题:基于
Verilog
的LMS自适应滤波算法实现选择这个主题的原因也是
小何的芯像石头
·
2023-04-20 07:27
fpga开发
人工智能
算法
fpga
芯片
二线制I2C CMOS串行EEPROM续
1、串行EEPROM读写器件我们要设计一个串行EEPROM读写器件，这要求我们设计出能够综合的
Verilog
HDL代码。
li_li_li_1202
·
2023-04-20 05:27
HNU 电子电路 模型机综合设计
作为电子电路总成绩的重要组成部分之一，一个完整的CPU设计起来难度可以想象，特别是对于第一次接触
Verilog
的来说。不过好在可以借鉴往届学长学姐们的cpu，再将vhdl转成
Verilog
。
芜湖韩金轮
·
2023-04-20 05:45
电子电路
c语言
Verilog
case、casez、casex
在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。casez与casex语句是case语句的两种变体，三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位
li_li_li_1202
·
2023-04-20 01:50
FPGA基于Tri Mode Ethernet MAC实现UDP通信 提供3套工程源码和技术支持
TriModeEthernetMAC的使用6、vivado工程1详解7、vivado工程2详解8、vivado工程3详解9、上板调试验证并演示10、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
·
2023-04-19 15:22
菜鸟FPGA以太网专题
fpga开发
udp
网络通信
MAC
FPGA基于SFP光口实现1G千兆网UDP通信 1G/2.5G Ethernet PCS/PMA or SGMII替代网络PHY芯片 提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、详细设计方案4、vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
编写的udp
9527华安
·
2023-04-19 15:22
菜鸟FPGA光通信专题
菜鸟FPGA以太网专题
fpga开发
udp
SFP
光通信
网络通信
FPGA基于SFP光口实现10G万兆网UDP通信 10G Ethernet Subsystem替代网络PHY芯片 提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、详细设计方案4、vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
编写的udp
9527华安
·
2023-04-19 15:19
菜鸟FPGA以太网专题
菜鸟FPGA光通信专题
fpga开发
udp
网络通信
SFP
乘法器
1.串行乘法器（8位为例）1.1
verilog
程序modulemutilpiler(clk,mutil_a,mutil_b,result);inputclk;//时钟信号input[7:0]mutil_a
一切都好呀
·
2023-04-19 07:32
Verilog
中条件编译的使用(`ifdef-`elsif-`else-`endif)
Verilog
中条件编译的使用（`ifdef、`elsif、`else、`endif）目录
Verilog
中条件编译的使用（```ifdef、`elsif、`else、`endif``）一、概念二、格式2.1
锅巴不加盐
·
2023-04-18 20:42
#
基础语法
fpga开发
从零开始设计RISC - CPU——001
这是为了记录我学习
Verilog
而创立的栏目，如有问题可以讨论参考书目：
Verilog
数字系统设计教程第【4】版，夏宇闻韩彬著开展RISC——CPU设计达到的四个目的：1.学习RISC——CPU的基本结构和原理
王是求是
·
2023-04-18 18:12
硬件工程
dsp开发
fpga开发
mcu
基于
verilog
的时钟管理电路设计（奇数/偶数分频、门控时钟等）
文章目录前言一、开源资料下载链接二、行波计数器2.1行波计数器介绍2.2设计实例2.3总结三、计数分频器3.1计数分频器介绍3.2设计实例3.3总结四、门控时钟设计4.1门控时钟介绍4.2伪门控时钟4.3基于锁存器的门控时钟4.3基于锁存器的门控时钟设计实例4.4总结五、奇数分频器5.1奇数分频器简介5.2设计实例5.3另一种设计思路5.4总结文献参考前言 在许多设计中，常常伴随着对时钟的各种需
PPRAM
·
2023-04-18 18:41
基于Vivado的硬件设计
fpga开发
硬件工程
硬件架构
基于
verilog
实现2FSK调制解调器
文章目录前言一、调制解调概念1.2FSK原理二、硬件设计1.调制器设计思路2.解调器设计思路三、代码1.顶层2.F1载波发生模块3.F2载波发生模块4.频率计模块5.测试文件四、仿真结果前言 在某些具体情况下，如通过电话线传输信息时，由于在电话线上只能传输模拟信号，因此需要将数字信号转换为模拟信号，进而将转换后的模拟信号进行传输。数据接收端对模拟信号进行采样，量化，编码后，还原出数字信号。 在
PPRAM
·
2023-04-18 18:11
基于Vivado的硬件设计
硬件工程
fpga开发
硬件架构
嵌入式硬件
Modsim 使用过程中出现的一些问题
MODSIM写
verilog
首先要创建名为work的library,然后添加project,注意是
verilog
，因为modsim默认的是vhdl，后面创建文件时也是要注意的。
莫把相思寄巫山
·
2023-04-18 16:52
【FPGA-DSP】第六期：Black Box调用流程
目录1.实际操作流程1.1
Verilog
代码编写1.2systemgenerator操作1.2.1Blackbox模块1.2.2Simulink搭建2.Simulink模型优化SystemGenerator
༜黎明之光༜
·
2023-04-18 05:31
FPGA
fpga开发
matlab
Verilog
和VHDL的混合使用
有时，同一个设计中即需要使用
Verilog
语言，又需要使用VHDL语言。由于一些原因，一个设计团队可能在做下一个项目时切换到使用另一种语言，但是会复用现有的一些功能模块。
FPGA技术联盟
·
2023-04-18 01:10
FPGA
硬件设计
硬件原理设计
fpga开发
Verilog
一个非常简洁的8选1多路选择器
8选1多路选择器
Verilog
语言这是一个十分简便的代码modulemux81s(input[2:0]s,input[7:0]a,outputy);assigny=a[s];endmodule
花椒且喵酱
·
2023-04-17 21:05
FPGA
fpga
verilog
硬件语言
Verilog
HDL牛客刷题day11 A里部分 和 Z兴部分
1.VL72全加器1.题目：①请用题目提供的半加器实现全加器电路①半加器的参考代码如下，可在答案中添加并例化此代码。2.解题思路（可以看代码）2.1先看半加器s是加位，C是进位。2.2再看全加器s是加位，C是进位。2.3解题办法一，直接assign不使用半加器。2.4解题办法二，直接assign使用半加器，两个相加得出加位，assign得出进位。3.解题代码`timescale1ns/1nsmod
_She001
·
2023-04-17 21:44
牛客刷题
Verilog
HDL
fpga开发
硬件语言
Verilog
HDL牛客刷题 day09 哲K部分
1.VL59根据RTL图编写
Verilog
程序1.题目：根据以下RTL图，使用
Verilog
HDL语言编写代码，实现相同的功能，并编写testbench验证功能2.解题思路2.1了解D触发器的知识（在时钟是上升沿的时候
_She001
·
2023-04-17 21:13
牛客刷题
Verilog
HDL
fpga开发
硬件语言
Verilog
HDL牛客刷题day10 华W部分 和 DJ部分
1.VL63并串转换1.题目：设计一个模块进行并串转换，要求每四位d输为转到一位dout输出，输出valid_in表示此时的输入有效。2.解题思路2.1计数记录输出的位数。2.2数据有一个延时。2.3思路就是搞一个寄存器存储数据，然后根据数据的位数来决定计数的大小。3.解题代码`timescale1ns/1nsmodulehuawei5(inputwireclk,inputwirerst,inpu
_She001
·
2023-04-17 21:13
牛客刷题
Verilog
HDL
fpga开发
Verilog
教程系列文章导航
前言学习FPGA，最重要的是要先掌握开发语言
Verilog
。Part1FPGATutorial这10篇文章来自网站FPGATutorial，都是一些综合、总结型的文章。
孤独的单刀
·
2023-04-17 15:56
Verilog语法
fpga开发
Verilog
Xilinx
altera
IC
SV Testbench 案例学习与思考-1
引言关于System
verilog
语法学习的专栏博客已经告一段落，现在结合chipverify官网给出的几个testbench案例，利用QuestaSim平台实做一些练习。
在路上-正出发
·
2023-04-17 07:00
SystemVerilog
&
Questa
Sim
学习
systemverilog
testbench
基于
Verilog
HDL 设计真彩图的灰度处理模块
应用案例，真彩图转灰度图的心理学计算公式：Gray=0.299R+0.587G+0.114B本文给出具体的设计、仿真源码（
Verilog
HDL）。结合MATLAB平台验证结果的准确性。
在路上-正出发
·
2023-04-17 07:28
Verilog
编程题
刷题
fpga开发
学习
testbench
图像灰度处理
Verilog
语法之常量
转自于知乎罗成的文章添加链接描述本文首发于微信公众号“花蚂蚁”，想要学习FPGA及
Verilog
的同学可以关注一下。
yijiancmy
·
2023-04-17 03:45
解读一个四路组相联cache代码
本人初学cache，难免有疏漏之处，源代码github地址：https://github.com/airin711/
Verilog
-caches1、四路组相联cache主要特征如下：使用写分配写回；块大小为十六字
skyer_lhb
·
2023-04-17 02:39
数字IC
github
再见xprop
xprop.configfile内容实例3）仿真命令加上，就是生成xpropreport,如下图所示：试试verditracex吧二、仿真选项如果不定义-xprop，则vcs为vmergemode，为典型的
verilog
behavior
cloudification
·
2023-04-16 17:39
硬件
学习一下simulation 仿真中的x态仿真
X态
Verilog
行为在RTL电路仿真中X态表示高低电平不确定的不定态，前仿产生x态的原因：四态逻辑的初始值为x态，且在复位时没有将其复位掉。数组取值时index越界。
吹爆大气球
·
2023-04-16 17:07
学习
fpga开发
数字IC前端面试问题总结
-如何成为一名高级数字IC设计工程师,数字IC技能拓展,基于SoC的卷积神经网络车牌识别系统设计领域博主2、小汪的IC自习室(3条消息)小汪的IC自习室的博客_CSDN博客-数字IC设计,System
Verilog
大雄大熊a
·
2023-04-16 17:07
面试
X态详解 与 X态传播 VCS X-Propagation
Verilog
作为硬件行为级描述语言，提供了四种状态来模拟实际电路的电平状态，1，0，x，z在整个设计流程，包含了Simulation,FormalVerification,EquivalenceChecking
Holden_Liu
·
2023-04-16 17:34
EDA
概念
X-propagation
X态
vivado HDL编写示例
Vivado软件提供了HDL编写中常用的示例，旨在帮助初学者更好地理解和掌握HDL编程，这里分享一下
verilog
代码示例。
FPGA狂飙
·
2023-04-16 11:52
vivado常用使用技巧
fpga开发
fpga
vivado
xilinx
verilog
VCS2 VCS仿真的基础
-s
verilog
：表示支持System
Verilog
语言。+v2k：编译支持
Verilog
2001标准1）厂商提供的工艺库调用-v：找哪个工艺库文
酒后敲代码
·
2023-04-16 09:19
IC仿真工具
fpga开发
VCS学习1
1、
Verilog
simulationeventqueue（
Verilog
仿真时间队列）龟腚：VCS大概的处理
Verilog
代码的流程：上述流程在t=0之前，先对一些不存在延时的一些语句进行处理，然后到达
酒后敲代码
·
2023-04-16 09:19
IC仿真工具
fpga开发
上一页
45
46
47
48
49
50
51
52
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他