E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
FPGA
Verilog
移位寄存器应用：边沿检测、信号同步、毛刺滤波
文章目录1.端口定义2.边沿检测3.信号同步4.信号滤波5.源码6.总结输入信号的边沿检测、打拍同步、毛刺滤波处理，是FPGA开发的基础知识，本文介绍基于移位寄存器的方式，实现以上全部功能：上升沿、下降沿、双边沿检测、输入信号同步、信号滤波。1.端口定义首先是信号定义，以下所有功能的实现都是基于此端口定义。moduleget_edge(//Inputsinputclk,inputrst_n,inp
whik1194
·
2023-07-17 06:42
FPGA
Xilinx
Verilog
边沿
上升沿
滤波
同步
从与或非门开始构建一个计算机的教程（写给软件工程师）三
两个输入对应两个按钮，两个输出对应两个led，执行：yosys-p"read_
verilog
HalfAdder.v;synth_gowin-jsonHalfAdder.json"nextpnr-gowin
卜赫
·
2023-07-17 03:33
system
verilog
中rand机制的 $urandom_range()函数
使用System
Verilog
中的rand机制,经常会用到$urandom_range()这个函数,得到一个无符号的整型数.语法：$urandom_range(intunsignedmaxval,intunsignedminval
一只迷茫的小狗
·
2023-07-17 02:42
verilog
FPGA
fpga开发
FPGA学习——
verilog
实现流水灯
文章目录一、使用
verilog
实现电亮fpga板上的四个灯二、进阶——使led灯间隔一秒闪烁三、进阶——流水灯及跑马灯实现学习芯片：EP4CE6F17C8一、使用
verilog
实现电亮fpga板上的四个灯
Fu-yu
·
2023-07-16 19:59
fpga开发
学习
IC学习笔记：System
Verilog
队列及数组方法
队列和数组是System
Verilog
中常用的数据结构，它们可以用来存储和操作一组数据。本文将介绍System
Verilog
中队列和数组的常用方法。
一只迷茫的小狗
·
2023-07-16 16:17
verilog
FPGA
fpga开发
System
Verilog
教程第二章数据类型：队列
System
Verilog
队列System
Verilog
queue（队列）是一种FirstInFirstOut（先入先出）方案，您可为其设置变量大小，用于存储相同数据类型的各种元素。
一只迷茫的小狗
·
2023-07-16 16:46
verilog
FPGA
fpga开发
【【51单片机的蜂鸣器-11】】
51单片机的蜂鸣器DS1302我一直有问题搁置了几百天了先来看看蜂鸣器搞了一个礼拜
verilog
然后出去吃饭估计自己得有10多天没看c语言和51单片机了现在先处理一下蜂鸣器的问题蜂鸣器蜂鸣器分为有源蜂鸣器和无源蜂鸣器有源内部自带震荡源
ZxsLoves
·
2023-07-16 12:44
51单片机学习
51单片机
嵌入式硬件
单片机
HDLbits---
Verilog
Language---module:Hierarchy
1.Modulemoduletop_module(inputa,inputb,outputout);mod_aU1(.in1(a),.in2(b),.out(out));endmodule2.Moduleposmoduletop_module(inputa,inputb,inputc,inputd,outputout1,outputout2);mod_au_mod_a(out1,out2,a,b,
ZxsLoves
·
2023-07-16 12:44
HDLBits学习
fpga开发
HDLbits---
Verilog
Language---Procedures
outputregout_alwaysblock);assignout_assign=a&b;always@(*)beginout_alwaysblock<=a&b;endendmodule2.Alwaysblocks2//synthesis
verilog
_input
ZxsLoves
·
2023-07-16 12:44
HDLBits学习
fpga开发
【【
verilog
快速复习】】
verilog
快速复习速度过
Verilog
知识第一二章节第三章节
verilog
的描述方式1.数据流建模关键点1.连续赋值语句目标只能是线网类型wire关键点2.计算相对来说没有延迟计算的结果会立即赋给左边信号关键点
ZxsLoves
·
2023-07-16 12:13
Verilog学习系列
fpga开发
嵌入式硬件
verilog
实现pwm呼吸灯
文章目录
verilog
实现pwm呼吸灯一、简介二、代码设计三、仿真代码编写四、仿真结果五、总结
verilog
实现pwm呼吸灯一、简介呼吸灯是指灯光在微电脑的控制之下完成由亮到暗的逐渐变化，感觉好像是人在呼吸
辣子鸡味的橘子
·
2023-07-16 09:21
fpga开发
verilog
实现数码管静态显示
文章目录
verilog
实现数码管静态显示一、任务要求二、实验代码三、仿真代码四、仿真结果五、总结
verilog
实现数码管静态显示一、任务要求六个数码管同时间隔0.5s显示0-f。
辣子鸡味的橘子
·
2023-07-16 09:21
fpga开发
verilog
实现led闪烁
文章目录
verilog
实现led闪烁一、介绍二、代码三、仿真代码四、仿真结果五、总结
verilog
实现led闪烁一、介绍使用
verilog
实现代码，实现led闪烁，每间隔200ms进行切换led灯二、代码
辣子鸡味的橘子
·
2023-07-16 09:50
fpga开发
保姆级教程超硬核包会，System
Verilog
SV 断言
前言：仿真的时候，需要观察某些程序运行的结果是否符合预期，这一需求一般是通过断言来实现。断言对于程序的检查。断言是设计的属性的描述。如果被检查的属性与期望不同断言失败。如果被禁止在设计中出现的属性在仿真中出现，也断言失败。断言可以在功能仿真中不断被监视。相同的断言可以在仿真中也可以在形式验证中复用。断言的评估和执行包括一下三个阶段：预备（Preponed）在这个阶段，采样断言变量，而且信号或变量的
Dypypp
·
2023-07-16 09:18
System
Verilog
fpga开发
MCDF实验3：群鸦的盛宴（从
verilog
到SV的入门lab3）
前言：在实验3添加了随机约束来随机化产生的数据，使用了信箱来完成类之间的通信，添加了monitor、checker让验证的组件越来越完整。种一棵树最好的时间是十年前，其次是现在。不是吗？实验3需要用到随机化、信箱、类的多态这几个主要知识，大家可以先去学习哦！在验证中习惯把各个验证文件独立放置，在这次实验把package的内容和tb内容分成两个文件，仿真编译先编译package，再编译tb文件。对实
Dypypp
·
2023-07-16 09:18
System
Verilog
fpga开发
MCDF实验4：魔龙的狂舞（从
verilog
到SV的入门lab4）
前言：验证结构与实验3是相同的，但需要验证的对象是完整的mcdf。对比之前新添加了reg寄存器模块（选择数据），formatter模块（数据打包）。种一棵树最好的时间是十年前，其次是现在。不是吗？实验3结构包含moinitor、checker、generator、initiator、test，这已经是一个完整的仿真结构，实验4可以说是实验3结构的复制粘贴。实验4将设计变得更复杂，添加了reg寄存器
Dypypp
·
2023-07-16 09:18
System
Verilog
fpga开发
保姆级超硬核包会，System
Verilog
SV数组
对于
Verilog
，数组通常被用来做数据存储。如reg[15:0]
Dypypp
·
2023-07-16 09:48
System
Verilog
学习
Verilog
条件编译实现——FPGA设计
Verilog
条件编译实现——FPGA设计随着FPGA在各行业中的应用越来越广泛，FPGA的设计工程师们需要灵活地根据不同场景进行不同的定制化设计。
python&matlab
·
2023-07-16 04:16
fpga开发
matlab
Verilog
程序如何优化减少逻辑单元的使用数量
如何写代码减少逻辑单元的使用数量工作中遇到的问题，芯片级的资源有限制，没办法只能改进逻辑单元综合电路逻辑。一....尽量不要使用"大于""小于"这样的判断语句,这样会明显增加使用的逻辑单元数量.看一下报告,资源使用差别很大.例程:always@(posedgeclk)begincount1=count1+1;if(count1==10000000)feng=1;//no_ringelseif(co
yundanfengqing_nuc
·
2023-07-15 23:39
ASIC-WORLD
Verilog
（8）if-else语句和case语句
写在前面在自己准备写一些简单的
verilog
教程之前，参考了许多资料----Asic-World网站的这套
verilog
教程即是其一。
孤独的单刀
·
2023-07-15 23:59
Verilog语法
fpga开发
Verilog
Xilinx
IC
FPGA
用
vｅrｉｌog
语言编写一个 8 位全加器
1、源代码:moｄｕｌeadd8（sum,couｔ,in1,iｎ２，cin);ｉnput[7:0］in1,iｎ２;iｎpuｔｃiｎ;ｏutpｕt[7:０］sum;outｐutcout;assigｎ{coｕt，sum}=in1＋iｎ2+cin;endmoduｌe２、激励：`tｉmeｓcaｌe1ｎs/10０psmoduｌeaｄｄ8_tｂ;reｇ[7:0]A，B；regCＩN;wire[7:0］SUM;
a66889999
·
2023-07-15 21:21
算法
32位MIPS单周期CPU设计
参考实验书目：《数字设计和计算机体系结构》机械工业出版社，7章实验平台：vivado语言：system
verilog
一、实验信息略...咱的专业课实验报告二、实验内容（一）设计原理及实验方案总体设计思路
adriaW
·
2023-07-15 21:33
计算机组成实验
fpga开发
硬件架构
【FPGA】
Verilog
：时序电路 | 触发器电路 | 上升沿触发 | 同步置位 | 异步置位
前言：本章内容主要是演示Vivado下利用
Verilog
语言进行电路设计、仿真、综合和下载示例：触发器电路功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承
·
2023-07-15 21:33
FPGA玩板子
fpga开发
Verilog
【单周期CPU】LoongArch | 立即数扩展模块Ext | 32位算术逻辑运算单元（ALU）
前言：本章内容主要是演示在vivado下利用
Verilog
语言进行单周期简易CPU的设计。一步一步自己实现模型机的设计。本章先介绍单周期简易CPU中基本组合逻辑部件的设计。
流继承
·
2023-07-15 21:33
手糊一个CPU
fpga开发
Verilog
【单周期CPU】LoongArch | 32位寄存器DR | 32位的程序计数器PC | 通用寄存器堆Registers | 32位RAM存储器
前言：本章内容主要是演示在vivado下利用
Verilog
语言进行单周期简易CPU的设计。一步一步自己实现模型机的设计。本章先介绍单周期简易CPU中基本时序逻辑部件设计。
流继承
·
2023-07-15 21:33
手糊一个CPU
fpga开发
Verilog
【单周期CPU】LoongArch | LA32R | 二选一控制器MUX | 数据通路
前言：本章内容主要是演示在vivado下利用
Verilog
语言进行单周期简易CPU的设计。一步一步自己实现模型机的设计。本章先介绍单周期简易CPU中数据通路的设计。
流继承
·
2023-07-15 21:58
手糊一个CPU
fpga开发
Verilog
Verilog
学习之路
generategenvari;for(i=0;i<8;i=i+1)begin:my_block_nameassignout[i]=in[8-i-1];endendgenerate解释该代码使用了System
Verilog
System
Verilog
System
Verilog
码尔泰
·
2023-07-15 15:43
技术
FPGA
Verilog
学习
fpga开发
【FPGA】
Verilog
编程实现SDRAM读写（一） ----- 初识SDRAM
文章目录一.存储器及SDRAM分类1.存储器分类2.半导体存储器分类3.SDRAM分类二.什么是SDRAM？1.SDRAM基本概念2.SDRAM存储阵列3.SDRAM基本存储单元4.BANK概念5.SDRAM容量计算6.SDRAM功能框图7.SDRAM信号引脚8.SDRAM操作命令8.1禁止命令（INHIBIT）8.2空操作命令（NOP）8.3加载模式寄存器命令（LOADMODEREGISTER）
白码王子小张
·
2023-07-15 11:09
FPGA
1024程序员节
SDRAM
fpga开发
存储器
Verilog
HDL
DDR3 控制器 MIG IP 详解完整版 （AXI4&VIVADO&
Verilog
）
文章目录前言一、DDR控制器IP创建流程1、搜索查找DDR控制器IP。2、MIGIP的配置。二、DDR控制器AXI接口协议简介1.IP例化模板2.IP例化接口（1）写地址通道信号（2）写数据通道信号（3）写响应通道信号（4）读地址通道信号（5）读数据通道信号三.DDR控制器ExampleDesign生成四.DDR控制器ExampleDesign仿真五.DDR控制器ExampleDesign上板测试
C.V-Pupil
·
2023-07-15 11:38
FPGA代码分享
fpga开发
FPGA 驱动数码管动态显示（
Verilog
&Vivado）
FPGA驱动数码管动态显示前言一、数码管驱动原理二、设计思路三、实现代码四、hex8_tb文件五、上板测试1.74HC595时序图2.HC595_Driver设计3.HC595_Driver_tb文件4.上板代码展示前言本章将实现FPGA驱动数码管动态显示并提取出实现的电路结构，从电路结构入手编写代码，仿真对设计进行验证。最终板级调试时使用VirtualInput/Output（VIO，虚拟输入/
C.V-Pupil
·
2023-07-15 11:37
FPGA代码分享
fpga开发
vscode
嵌入式硬件
vivado DDR配置讲解
一、工程创建注意一定要选
verilog
语言，后续才能配置mig二、打开mig配置界面1.如果创建了工程，但是没有创建MIGIP核图12.如果是已经配置好了MIGIP核，想要修改其设置。
qq_41869515
·
2023-07-15 11:06
FPGA
fpga开发
单片机
嵌入式硬件
DDR3基本的读写测试，适用于
verilog
语言学习
近期学习使用
Verilog
编写DDR3接口读写测试，在编写过程中遇到许多问题，最终功夫不负有心人，实现了DDR3数据写入和数据读取功能。同时在问题排查过程中，也学习到了很多新的东西。
落霞與孤鹜齐飞
·
2023-07-15 11:33
FPGA
Verilog
fpga开发
ddr
DDR3 控制器 MIG IP 详解完整版 （native&VIVADO&
Verilog
）
文章目录前言一、MIGIP核的配置二、MIG交互的接口三、常用IP例化值四、小实验传图前言本节主要是介绍XilinxDDR控制器IP的创建流程、IP用户使用接口native协议介绍和IP对应的ExampleDesign的仿真和上板验证。。提示：以下是本篇文章正文内容，下面案例可供参考一、MIGIP核的配置首先在Vivado环境里新建一个工程，取名为ddr3_rw_top。再点击ProjectMan
C.V-Pupil
·
2023-07-15 11:32
FPGA代码分享
tcp/ip
fpga开发
网络协议
开发一个RISC-V上的操作系统（一）—— 环境搭建
在前面我们使用
Verilog
实现了一个简易的RISC-V处理器，并且能烧录到板子上跑一些简单C程序，传送门：RISC-V处理器的设计与实现（一）——基本指令集_risc_v处理器_Patarw_Li的博客
Patarw_Li
·
2023-07-15 07:36
RISC-V上的操作系统设计
risc-v
linux
RISC-V处理器的设计与实现（三）—— 上板验证（基于野火征途Pro开发板）
CSDN博客RISC-V处理器的设计与实现（二）——CPU框架设计_Patarw_Li的博客-CSDN博客RISC-V处理器的设计与实现（三）——上板验证_Patarw_Li的博客-CSDN博客前面我们用
Verilog
Patarw_Li
·
2023-07-15 07:58
RISC-V处理器设计
risc-v
fpga开发
笔记
Verilog
基本语法之数据类型
Verilog
是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。
IC修真院
·
2023-07-15 07:18
fpga开发
FPGA纯
verilog
实现10G UDP协议栈，XGMII接口UltraScale GTY驱动，提供工程源码和技术支持
UltraScaleFPGAsTransceiversWizardGTY5、vivado工程6、上板调试验证并演示准备工作查看ARPUDP数据回环测试7、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
·
2023-07-15 05:32
菜鸟FPGA以太网专题
菜鸟FPGA光通信专题
fpga开发
udp
网络协议
XGMII
FPGA纯
verilog
实现UDP协议栈，GMII接口驱动88E1111，提供工程源码和技术支持
PHYGMIIAXIS接口模块AXISFIFOUDP协议栈5、vivado工程详解6、上板调试验证并演示准备工作查看ARPUDP数据回环测试7、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
·
2023-07-15 05:02
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
88E1111
GMII
RISC-V开发与应用学习系列——序言
序言开源
verilog
编译器Icarus&wave查看工具gtkwave高云国产FPGAWindows下的Makefile工具和GCC交叉编译工具其他工具如今开源CPU架构RSIC-V如火如荼地流行开来
TimFang1990
·
2023-07-14 17:19
fpga开发
risc-v
verilog
always的用法
应用场景：always块是
Verilog
中用来描述组合逻辑以及时序逻辑的语法。在这上面的语法小节中也说过了。需要补充的是一个设计中可以有多
第二层皮-合肥
·
2023-07-14 12:44
FPGA设计
fpga开发
FPGA纯
verilog
实现UDP协议栈，sgmii接口SFP光口收发，提供工程源码和技术支持
2.5GEthernetPCS/PMAorSGMII5、vivado工程详解6、上板调试验证并演示准备工作查看ARPUDP数据回环测试7、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
·
2023-07-14 12:40
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
sgmii
SFP
verilog
FPGA——pwm呼吸灯
文章目录一、实验环境二、实验任务三、实验过程3.1
verilog
代码3.2引脚配置四、仿真4.1仿真代码4.2仿真结果五、实验结果六、总结一、实验环境quartus18.1modelsimvscodeCycloneIV
漠影zy
·
2023-07-14 12:36
fpga开发
FPGA——按键控制led灯
文章目录一、实验环境二、实验任务三、系统设计四、实验过程4.1编写
verilog
代码4.2引脚配置五、仿真5.1仿真代码5.2仿真结果六、实验结果七、总结一、实验环境quartus18.1modelsimvscodeCycloneIV
漠影zy
·
2023-07-14 12:31
fpga开发
【
Verilog
HDL】FPGA-testbench基础知识
欢迎来到FPGA专栏~testbench基础知识☆*o(≧▽≦)o*☆嗨~我是小夏与酒✨博客主页：小夏与酒的博客该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指正欢迎大家关注！❤️目录-testbench基础知识一、说明二、testbench简单理解三、testbench文件结构3.1声明仿真的单位和精度3.2宏定义3.3定义测试模块名3.4声明信号3.5模块
小夏与酒
·
2023-07-14 06:44
FPGA学习之旅
fpga开发
Verilog
HDL
testbench
FPGA
Verilog语法
编写一个有32个32位寄存器的寄存器堆
使用
verilog
HDL进行编写moduleregfile(rna,rnb,d,wn,we,clk,clrn,qa,qb);input[4:0]rna,rnb,wn;input[31:0]d;inputwe
TZ燊
·
2023-07-13 19:02
fpga开发
同步FIFO的设计
数字IC设计学习笔记同步FIFO的设计1.同步FIFO的设计同步FIFO的设计问题描述设计同步FIFO，宽度8bit，深度512，ADDR位宽：2^9=512
Verilog
代码方法1：基于RAM设计，用长度
GloriaHuo
·
2023-07-13 19:51
数字IC设计学习笔记
FPGA学习笔记
IC
fpga开发
fifo
RAM设计
数字IC设计学习笔记序列检测1.RAM设计RAM设计问题描述设计实现一个512*8的双端口RAMRAM宽度8bit，RAM深度512，ADDR位宽：2^9=512
Verilog
代码moduleram_dual
GloriaHuo
·
2023-07-13 19:50
数字IC设计学习笔记
ic
ram
基于状态机（FSM）的序列检测
数字IC设计学习笔记序列检测1.基于状态机（FSM）的序列检测1.基于状态机（FSM）的序列检测）状态转移图序列检测：1110010
Verilog
代码moduledet_seq(inputclk,inputrst
GloriaHuo
·
2023-07-13 19:20
数字IC设计学习笔记
ic
verilog
FPGA学习笔记_ROM核调用与调试
FPGA学习笔记ROM核调用与调试1.ROM存储器IP核的使用2.创建.mif文件3.Insystemmemorycontenteditor内存查看工具的使用4.SignaltapII工具使用5.
Verilog
GloriaHuo
·
2023-07-13 19:19
FPGA学习笔记
fpga/cpld
rom
verilog
FPGA时序约束--实战篇（读懂Vivado时序报告）
一、新建工程使用vivado创建一个新的工程，添加
verilog
代码文件，内容如下：modulexdc
FPGA狂飙
·
2023-06-24 06:03
FPGA时序约束
fpga开发
fpga时序约束
时序约束
fpga
xilinx
上一页
41
42
43
44
45
46
47
48
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他