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Linux
#Verilog
FPGA实现uart协议
简介使用
verilog
实现uart协议，能够和pc进行通信，实现串口回环功能，各参数设置如下：波特率：115200数据位：8停止位：任意校验位：无系统时钟为50M，115200波特率下，每一个bit占50M
学习就van事了
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2022-12-16 21:33
FPGA
Modelsim
fpga开发
Quartus II 13.0无modelsim进行仿真(用自带仿真器)
test作为工程目录2、打开Quartus，选择file->newprojectwizardpage2of5跳过，我的板子型号如下，不过仿真而已，随便选个也行后面page45都跳过3、file->new->
Verilog
HDLfile
学习就van事了
·
2022-12-16 21:02
Quartus
FPGA
Modelsim
fpga开发
单片机
win10下使用i
verilog
仿真+gtkwave/WaveDrom查看波形
简介在win10环境下，使用i
verilog
进行简单的
verilog
编译仿真，使用gtkwave和WaveDrom查看仿真波形。
学习就van事了
·
2022-12-16 21:02
fpga开发
Verilog
for 循环
文章目录语法示例#1：基本循环控制示例#2：8位左移移位寄存器的实现语法for(;;)begin//statementsend执行过程如下：指定初始循环变量值条件是否为真，条件为假则跳出循环若条件为真则执行控制语句循环变量迭代更新示例#1：基本循环控制modulemy_design;integeri;initialbegin//Notethat++operatordoesnotexistinVer
whik1194
·
2022-12-16 11:48
Verilog
for循环
循环变量
FPGA
基于 FPGA 实现 IIC(I2C) 协议控制 EEPROM 读写操作
1.4数码管模块二、仿真文件三、管脚配置文件四、验证结果本文内容：FPGA作为主机，控制EEPROM芯片，进行数据读写，同时将写入或读出的数据和地址显示在数码管上，并有标记前一篇文章：基于FPGA使用
Verilog
上班摸不了鱼
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2022-12-16 08:53
FPGA小项目
fpga开发
IIC
流水线加法器的实现（
verilog
)
文章目录1、流水线技术2、流水线设计的概念3、流水线设计的优缺点4、实验目的5、程序设计5、引用1、流水线技术硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。但是当数据串行输入时，指令执行的并行性并不能体现出其优势。而且很多时候有些计算并不能在一个或两个时钟周期内执行完毕，如果每次输入的串行数据都需要等待上一次计算执行完毕后才能开启下一次的计算，那
想学fpga的小猪同学
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2022-12-15 08:10
fpga开发
嵌入式硬件
大端序与小端序的对比（
verilog
）
绪论字节顺序，又称端序或尾序（英语：Endianness），在计算机科学领域中，指电脑内存中或在数字通信链路中，组成多字节的字的字节的排列顺序。字节的排列方式有两个通用规则。例如，将一个多位数的低位放在较小的地址处，高位放在较大的地址处，则称小端序；反之则称大端序。在网络应用中，字节序是一个必须被考虑的因素，因为不同机器类型可能采用不同标准的字节序，所以均按照网络标准转化。1、端（endian）的
想学fpga的小猪同学
·
2022-12-15 08:09
risc-v
fpga开发
嵌入式硬件
51单片机
物联网
蜂鸟E203 NucleiStudio 报错：Debug interrupt didn‘t clear原因及解决方法
由于蜂鸟E203支持Nice协处理器接口扩展；所以自己定义了自己的指令，修改了协处理器（根据Nice接口时序）；但是发现修改过后的
Verilog
代码生成的bit流文件烧录进板子中再启动NucleiStudio
时--
·
2022-12-15 08:35
单片机
rtl8221b+mcu，2.5g光纤收发器的开发备份
接口直接接光模块2、mdio和mdc由mcu的gpio来模拟，在csdn上有很多的文章来参考mdio的参数如下不想看英文可以参考下面的文章MDIO(clause22与clause45)接口简介以及FPGA
Verilog
buildroot
·
2022-12-14 16:58
realtek
phy
单片机
嵌入式硬件
Xilinx-
Verilog
-学习笔记（19）：正弦波信号发生器与DDS
Xilinx-
Verilog
-学习笔记（19）：正弦波信号发生器与DDS一、正弦波信号发生器1、浮点数的定点化这里以2.918为例，实现浮点数向定点数的转换：（1）在进行浮点转定点之前，要先确定整数部分位宽和小数部分位宽
赵小琛在路上
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2022-12-14 13:21
Xilinx-FPGA
verilog
fpga
信号处理
基于
Verilog
搭建一个卷积运算单元的简单实现
目录前言1.图片的缓存与读取2.滑窗的构建3.权值的读取3.1行列计数器的构建3.2权重数据的取存4.卷积运算4.1乘法运算4.2加法运算4.3卷积输出有效位前言基于
Verilog
实现卷积神的运算需要，
安静到无声
·
2022-12-14 07:35
#
Verilog学习
FPGA
cnn
fpga开发
人工智能
一起学习用
Verilog
在FPGA上实现CNN----(二)卷积层设计
1打开Vivado工程Vivado工程文件如图：打开Vivado软件，打开工程，如图：自动升级到当前版本，如图：暂时选择现有开发板的型号，如图：出现一条警告性信息，暂时先不管，点击OK：可以看到完整的工程文件包含如下图：2卷积层设计自顶而下分析卷积层的设计过程2.1MultiFilterLayer图为该项目的一个卷积层，其中包含了多个卷积核(Filter)，模块的输入为图像矩阵和卷积核设置参数，输
鲁棒最小二乘支持向量机
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2022-12-14 07:32
笔记
一起学ZYNQ
fpga开发
cnn
ZYNQ
神经网络
Vivado
m基于FPGA的数字下变频
verilog
设计
目录1.算法描述2.仿真效果预览3.
verilog
核心程序4.完整FPGA1.算法描述整个数字下变频的基本结构如下所示NCO使用CORDIC算法，CIC采用h结构的CIC滤波器，HBF采用复用结构的半带滤波器
我爱C编程
·
2022-12-14 06:05
Matlab通信和信号
FPGA通信和信号处理
fpga开发
数字下变频
基于FPGA的DCT/小波变换的
verilog
实现，modeslim仿真，quartusii硬件下载
1.问题描述：基于FPGA的DCT/小波变换的
verilog
实现，modeslim仿真，quartusii硬件下载小波变换为整数97变换DCT为二维图像压缩解压缩2.部分程序：`timescale1ns
fpga和matlab
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2022-12-14 06:35
★FPGA项目经验
整数小波97
verilog
fpga
dct二维
图像压缩解压缩
Verilog
编写细节问题
实例化问题理论上在顶层模块或testbench文件中的实例化模块是并行执行的，但实际上在程序执行的过程中会出现短暂的延迟，尤其信号恰好处于时钟上升沿的时候，波形的变化会变得很明显。所以在实现具体电路时应尽量化繁为简moduletop_module(inputclk,inputx,outputz);wirexo,an,ro,q0,q1,q2,qf1,qf2;QQqq0(.clk(clk),.d(xo
whurrican
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2022-12-14 03:57
FPGA学习笔记及心得
fpga开发
Vivado FPGA基础设计操作流程（1）
提示：适合小小白的入门操作流程文章目录一、新建工程(.xpr)二、新建
Verilog
文件(.v)三、RTL描述和分析过程(RTLAnalysis)四、添加TB文件，做功能仿真伍、设计综合(Synthesis
weixin_42454243
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2022-12-13 10:49
FPGA_小梅哥
fpga开发
System
Verilog
断言
简介断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列的故障上会产生警告或者错误提示。断言用来检查模拟序列行为或者激励生成的正确性，断言作为功能验证的一种重要手段，可以脱离测试用例而覆盖测试点，所以断言覆盖率可以是功能覆盖率的一部分，完善的断言能为全面的功能覆盖率尺度打下良好的
FPGA硅农
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2022-12-13 10:45
数字IC设计
FPGA
fpga开发
如何用ultraedit高亮语法显示
verilog
语言
加入以下资料（见本文末尾程序）win7\8\10的C盘路径比较难找，可以说是藏得比较深：C:\Users\HJS\AppData\Roaming\IDMComp\UltraEdit\wordfiles1：下载
Verilog
xiaohe511
·
2022-12-12 19:04
UE
UE
ultraedit
vim system
verilog
语法高亮
"Vimsyntaxfile"Language:System
Verilog
"Maintainer:StephenHobbs"LastUpdate:WedJun1415:56:00BST2006"Builton
verilog
.vimfromvim63
XtremeDV
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2022-12-12 19:04
gvim
vim
system
verilog
systemverilog
vim
verilog
条件编译：`ifdef `endif
头文件既然是条件编译，这里就要先学习一下头文件的宏定义，
verilog
的头文件是跟C语言类似的对一些数据进行宏定义，一般其格式为`define[参数名][数据]比如我要定义PI`definePI3.14
verilog
幸运学者
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2022-12-12 19:03
quartus
verilog
ultraedit自动缩进c语言,[转载]如何使UltraEdit支持
Verilog
语法高亮缩进
1.将
Verilog
和VHDL语言高亮的代码分别保存为文件
Verilog
.uew和VHDL.uew，并将其放在ultraedit15.0安装目录中的wordfiles文件夹下；wordfiles的默认路径是
宏馨
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2022-12-12 19:33
verilog
移位运算符 说明_
Verilog
HDL的基本语法
I/O声明输入声明input[msb:lsb]端口1，端口2，端口3，……输出声明output[msb:lsb]端口1，端口2，端口3，……输入输出声明inout[msb:lsb]端口1，端口2，端口3，……信号类型声明常用的信号类型有连线性(wire)、寄存器型(reg)、整形(integer)、实型(real)、时间型(time)等功能描述1.用assign语句实现eg.assgina=b&c
weixin_39633954
·
2022-12-12 19:33
verilog
移位运算符
说明
verilog
四舍五入_
Verilog
HDL常用综合语法
前面已经记录了一些组成
Verilog
的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。
偶倾然
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2022-12-12 19:02
verilog
四舍五入
verilog
07 语法 编译指令
`define`undef`ifdef`endif`elsif`else`include`timescale`default_nettype`resetall`celldefine,`endcelldefine`unconnected_drive,`nounconnected_drive
__pop_
·
2022-12-12 19:32
verilog
verilog
verilog
中define、parameter、localparam的区别
verilog
中define、parameter、localparam的区别lihaichuan关注0人评论14548人阅读2012-12-1309:35:29
Verilog
代码可移植性设计1.参数定义
闻到月半
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2022-12-12 19:01
UltraEdit
verilog
语法高亮
/L1"C/C++"C_LANGLineComment=//BlockCommentOn=/*BlockCommentOff=*/EscapeChar=\StringChars="'FileExtensions=CCPPCCCXXHHPPAWK/Delimiters=~!@%^&*()-+=|\/{}[]:;"'"/IndentStrings="Then""SelectCase""DoWhile"
l01011
·
2022-12-12 19:31
Verilog
的parameter 和 define
1、语法声明：parameterxx=yy;`defineXXYY使用：xx`XX2、作用域parameter作用于声明的那个文件；`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：`ifndefxx`definexxyy//o
阳光的Daniel
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2022-12-12 19:31
Verilog
21，
verilog
之宏define介绍
注：更多、更详细的相关博文请在博主的个人公众号中查看。公众号：FPGA动力联盟宏define提供用一个相对简单的文字来表示一大段真正有意义的文字作用。换句话说，就是综合软件见到定义的宏，就用这个宏代表的文字替代这个宏的位置，这就是一个文字替代的工作。之后，综合软件再按照替代之后的代码来综合出电路。简单而言，宏定义就是起到一个速记员的作用。它不会使代码优化，但会使得代码的规模变小。宏定义的格式是：'
fpga_start
·
2022-12-12 19:01
verilog
宏命令
define
Verilog
中parameter和define的区别
1、语法声明：parameterxx=yy;`defineXXYY使用：xx`XX2、作用域parameter作用于声明的那个文件；`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：`ifndefxx`definexxyy//o
浩瀚之水
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2022-12-12 19:30
FPGA学习
【
Verilog
-19.3】define和undef的用法
19.3`defineand`undef提供了文本宏替换功能，可以使用有意义的名称来表示常用的文本片段。例如，在整个描述中重复使用一个常数的情况下，文本宏是有用的，如果常数的值需要改变，因为它只需要更改源描述中的一个位置。文本宏工具不受编译器指令`resetall的影响。19.3.1`define指令define为文本替换创建了一个宏。这个指令可以在模块定义的内部和外部使用。一个文本宏定义以后，通
Alfred.HOO
·
2022-12-12 19:00
Verilog
define
undef
Verilog
中parameter与define的区别
Verilog
中parameter与define的区别1．语法定义parameterxx=yy;definexxyy2.作用范围paremeter作用于声明的那个文件；define从编译器读到这条指令开始到编译结束都有效
无牙大白鲨
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2022-12-12 19:00
Verilog
数字电路设计之
verilog
的define和parameter
1.语法定义parameterxx=yy；`definexxyy(注：句尾无分号)2.作用范围parameter作用于声明的那个文件。`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。后来我试了一次发现真的是每个文件都要define一次，我觉得和parameter确实差不多。3.功能状态机的定义可以用parameter定义，但是不推荐使用`define宏定义
Snail_Walker
·
2022-12-12 19:00
Digital
Chip
Design
verilog
宏
define
parameter
Verilog
语法之`define、`undef
在这篇文章《从几个简单例子聊聊
Verilog
的参数化设计（parameter、localparam和`define）》中已经讨论过`define的一些用法，但不太深入，所以今天再说道说道。
孤独的单刀
·
2022-12-12 19:59
【1】Verilog语法
Verilog
Verilog语法
fpga开发
xilinx
安静到无声文件浏览器
目录Leetcode刷题FPGA基于
Verilog
的CNN实现
Verilog
刷题CSDN操作tensorflow学习matlab数字图像处理python-opencv模式识别与机器学习实战练习图像描述水下图像标注深度学习强化学习模型的压缩与加速
安静到无声
·
2022-12-12 00:12
文章浏览器
1024程序员节
ar编码matlab仿真_数字调制解调技术的MATLAB与FPGA实现
Xilinx/VHDL版的设计平台为ISE14.7/VHDL，配套开发板为CXD301；Altera/
Verilog
版的设计平台为QuartusII13.1/
Verilog
HDL，配套开发板为CRD500
weixin_39747755
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2022-12-11 18:31
ar编码matlab仿真
matlab
滤波器设计
coe
QAM调制原理
分位数回归的matlab程序
数字信号处理姚天任matlab
数字信号处理的fpga实现
m分别通过matlab和FPGA实现基于高阶循环谱的信号载波调制识别(四阶循环累量)仿真
目录1.算法描述2.仿真效果预览3.
verilog
核心程序4.完整FPGA工程1.算法描述通信信号调制方式自动识别在军事和民用领域的信号检测、威胁干扰分析、频谱监测管理等方面有着广泛应用,是非合作通信的关键技术
我爱C编程
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2022-12-11 18:29
Matlab通信和信号
FPGA通信和信号处理
fpga开发
高阶循环谱
信号载波调制识别
四阶循环累量
m基于FPGA的积分梳状CIC滤波器
verilog
设计
目录1.算法描述2.仿真效果预览3.
verilog
核心程序4.完整FPGA1.算法描述积分梳状滤波器，是指该滤波器的冲激响应具有如下形式：其物理框图如图所示：可见，CIC滤波器是由两部分组成：累积器H1
我爱C编程
·
2022-12-11 18:29
Matlab通信和信号
FPGA通信和信号处理
fpga开发
积分梳状
CIC滤波器
verilog
m基于FPGA的64QAM调制解调、载波同步
verilog
实现
目录1.算法描述2.仿真效果预览3.MATLAB核心程序4.完整MATLAB1.算法描述64QAM（正交幅度调制），在使用同轴电缆的网络中，这种数字频率调制技术通常用于发送下行链路数据。64QAM在6mhz信道中，64QAM的传输速率非常高，最多可支持38.015mbps的峰值传输速率。然而，它对干扰信号很敏感，难以适应嘈杂的上行链路传输（从电缆用户到互联网）。参见QPSK、DQPSK、CDMA、
我爱C编程
·
2022-12-11 18:57
Matlab通信和信号
FPGA通信和信号处理
fpga开发
64QAM调制解调
载波同步
matlab
Verilog
`ifdef 条件编译
文章目录语法格式示例#1：ifdef示例#2：ifdef和elsif示例#3：ifndef和elsif示例#4：ifdef的嵌套
Verilog
支持编译器指令，可以通过编译器指令选择部分代码是否被使用。
whik1194
·
2022-12-11 15:41
Verilog
ifdef
ifndef
elsif
endif
Verilog
高级知识点
一、阻塞和非阻塞阻塞和非阻塞也是FPGA经常会遇到的概念，不仅仅在信号的赋值时候会出现，也经常在XilinxIP核配置中出现，所以笔者想在这里把这个概念阐述清楚，方便大家对后续程序编写和IP核配置上的理解。阻塞赋值（Blocking）阻塞顾名思义，就是说后面的语句会受到前面的语句的影响，通俗的说就是如果在一条阻塞赋值语句还没有被执行，那么该语句后面的语句也不能被执行即被阻塞了，换而言之就是说在同一
青青豌豆
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2022-12-11 15:08
FPGA基础知识
fpga开发
linux
verilog
编译,
Verilog
编译指令简介
导读以反引号`开始的某些标识符是
Verilog
系统编译指令。编译指令为
Verilog
代码的撰写、编译、调试等提供了极大的便利。下面介绍下完整的8种编译指令，其中前4种使用频率较高。
ac32168
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2022-12-11 15:08
linux
verilog
编译
Verilog
学习笔记（2）——基本语法、数值、数据类型、表达式、编译指令
本章介绍
Verilog
语句的基本语法，数值表示，数据类型，表达式，编译指令内容。
FPGA 学习工
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2022-12-11 15:08
Verilog学习
verilog
Verilog
中条件编译命令-`ifdef、`else、`endif-用法
一般情况下，
Verilog
HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。
喜欢喝茶的猫
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2022-12-11 15:37
FPGA
verilog
verilog
宏编译语句使用
一般情况下，
Verilog
HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。
Wiley.Wen
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2022-12-11 15:36
verilog
fpga
`ifdef
fpga
宏编译语句
22，
verilog
之条件编译指令介绍
公众号：FPGA动力联盟一般情况下，
verilog
语言代码中所有的行都参加综合。但是有时我们希望其中的一部分内容只有在条件满足时才进行综合，也就是对一部分内容指定综合的条件，这就是所谓的“条件编译”。
fpga_start
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2022-12-11 15:35
verilog
宏命令
条件编译指令
Verilog
常用的主要编译指令（`timescale等）
以反引号`开始的某些标识符是
Verilog
系统编译指令（如`timescale1ns/1ps）。编译指令为
Verilog
代码的撰写、编译、调试等提供了极大的便利。下面介绍下4种使用频率较高的编译指令。
Jobs-Wang
·
2022-12-11 15:03
Xilinx
FPGA
fpga开发
Verilog
预编译
Verilog
预编译
Verilog
语言支持宏定义（`define），参数parameter，局域参数（localparam)以及`include等内容。
FPGA&IC设计导师
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2022-12-11 15:02
Verilog
FPGA
IC设计
Verilog
全新语法认识--Xilinx language template
文章目录0.背景1、
verilog
语法篇1.1、commonconstructs1.2、compilerdirectives（编译指令）defineincludetimescale1.3operatorarithmetricbitwiselogicreplicate
ciscomonkey
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2022-12-11 15:02
Xilinx_Vivado
FPGA
Verilog
语法之条件编译指令`ifdef， `ifndef，`else， `elsif， `endif
0、前言一般情况下，C语言中的每一行代码都要参加编译。但有时候出于对程序代码优化的考虑，希望只对其中一部分内容进行编译，此时就需要在程序中加上条件，让编译器只对满足条件的代码进行编译，将不满足条件的代码舍弃，这就是条件编译（conditionalcompile）。条件编译允许只编译源文件中满足条件的程序段，使生成的目标程序较短，从而减少了内存的开销，并提高程序的效率，可以按不同的条件去编译不同的程
孤独的单刀
·
2022-12-11 15:32
【1】Verilog语法
fpga开发
Verilog
Verilog语法
【COSTAS环】基于FPGA的costas环载波同步的
Verilog
实现
1.软件版本ISE14.72.本算法理论知识本系统，采用的costas环结构如下图所示：这里，我们建设通过匹配滤波器以后的信号为I,Q,，由于频率偏移和相位偏移的影响，其表达式一般为：其中为发送端载波和本地载波之间由于频差和相差产生的相角差值。QPSK解调器中相位检测器输出信号为：
fpga和matlab
·
2022-12-10 14:55
★FPGA项目经验
FPGA
板块1:通信与信号处理
fpga开发
costas
载波同步
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