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#Verilog
关于
Verilog
HDL中阻塞与非阻塞赋值形象理解
转载自：http://blog.csdn.net/chief_cf/article/details/52373831关于
Verilog
中阻塞与非阻塞赋值的几点理解相信很多刚开始学习
Verilog
的童鞋对阻塞
救赎xsk
·
2020-09-17 04:20
ModelSim使用$display查看变量值和输出信息
打开ModelSim,新建工程->新建
Verilog
文件demo.v输入文件内容moduledemo();reg[3:0]a,b;initialbegin$display("Hello,World");
weixin_30736301
·
2020-09-17 03:27
matlab
Modelsim仿真查看内部信号
Quartus中，选择Assignments->Settings，然后再弹出的对话框左侧选择EDAToolSettings->simulation，可以进行仿真的配置，如Toolname,Format(VHDL/
Verilog
XianruDu
·
2020-09-17 03:49
FPGA
关于 System
verilog
的类的基础知识
1class中的变量、宏定义等称为类的属性，函数和任务称为类的方法2声明对象时可以指定input/output/inout/ref3复制对象，复制的是句柄而不是对象的内容。类的每个对象，对于属性、方法等都有自己的副本4classc;...endclasscc0;//“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建了一个c类型的变量c0，而这个变量保存类c对象的句柄，但其初始化
Large Whale
·
2020-09-17 01:11
Systemverilog
【转载】System
Verilog
中有关class类的基础知识
1class中的变量、宏定义等称为类的属性，函数和任务称为类的方法2声明对象时可以指定input/output/inout/ref3复制对象，复制的是句柄而不是对象的内容。类的每个对象，对于属性、方法等都有自己的副本4?123456classc;...endclasscc0;//“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建了一个c类型的变量c0，而这个变量保存类c对象的句
Holden_Liu
·
2020-09-17 01:41
systemverilog
systemverilog
OOP
IP核开发流程
IP核开发指南编写开发指南一般包括以下几个部分：目录结构管理规范；可交付项规范；文档结构规范指南；文档书写标准；验证平台开发指南；
Verilog
HDL编码指南。
ShareWow丶
·
2020-09-16 23:21
FPGA设计从硬件到软件
Verilog
描述——二进制码与格雷码的转换
BIN_GRAY_EX二进制码和格雷码的相互转换。bin2gray二进制码转为格雷码（编码）：从左右边一位起，一次将每一位与左边一位异或（XOR），做为格雷码对应位的值，最左边一位不变（相当于左边是0）。参考代码如下：graycode=binarycode^(binarycode>>1);gray2bin格雷码转为二进制码（解码）：从左边起，将每位与左边一位解码后的值异或，作为该位解码后的值（最左
ShareWow丶
·
2020-09-16 23:50
#
Verilog
HDL语言及设计
格雷码
二进制码
Verilog
/数电 知识点随记（4）
1、转载编号转载内容1详解ASIC设计流程2时钟抖动（ClockJitter）和时钟偏斜（ClockSkew)3一位全加器的与非门实现4clockgatingcheck细节方面：1、PLL与MMCM区别2、FPGA内部资源总结3、信号与系统公式和常用的连续傅里叶变换2、常用逻辑表达式变换A+A⋅B=A,A⋅(A+B)=AA+A\cdotB=A,\quadA\cdot(A+B)=AA+A⋅B=A,A
xidian_hxc
·
2020-09-16 21:17
数电
Verilog
/数电 知识点随记（3）
一、2x1MUX实现逻辑门（传输门可化简）各种逻辑门均可以使用三目运算符实现，三目运算符F=X?B:A对应于2x1MUX可见下图。1、与门：F=A?B:0；或门：F=A?1:B；非门：F=A?0:1；传输门：F=A:1:0；2、异或：F=A?(B?0:1):(B?1:0)；同或：F=A?(B?1:0):(B?0:1)；（传输门化简后仅使用2个2选1MUX）,其中inv可替换非门。参考：加油站|逻辑
xidian_hxc
·
2020-09-16 21:17
数电
verilog
fpga
verilog
数电
Verilog
/数电 知识点随记（2）
1、触发器（以与非门为例，或非门可自行推导）基本RS触发器钟控RS触发器其中红色框图为基本RS触发器结构，特征方程为Qn+1=SD‾+RDQQ^{n+1}=\overline{S_D}+R_DQQn+1=SD+RDQ,限制条件为RD+SD=1R_D+S_D=1RD+SD=1。钟控RS触发器1、各种钟控触发器相对与基本RS触发器，其状态转换由时钟控制，输入变化不一定会导致输出立即变化，而是按照一定的
xidian_hxc
·
2020-09-16 21:17
数电
触发器
数电
notepad++ 中 Alt+z与Alt+c的使用（在
verilog
中对多个顺序变量进行赋值）
1、先打出需要复制的表达式，并复制（要复制到的行左边应该有行号标志）2、光标停留在要复制到的行的第一行起始位置，按住Alt+zAlt+zAlt+z,鼠标在上述光标停留位置按住左键向下拖动直到覆盖所有要复制的行，松开按键和鼠标，时候出现一个贯穿要复制到的所有行的大光标，此时粘贴内容；3、以上述方法将大光标插入要编号的位置，按Alt+cAlt+cAlt+c进行编号即可；4、此法也可将另外某几列数据使用
xidian_hxc
·
2020-09-16 21:17
notepad
notepad++
FPGA驱动AD芯片_实现与芯片通信
FPGA驱动AD芯片_实现与芯片通信概述：利用FPGA实现AD芯片的时序，进一步实现与AD芯片数据的交互，主要熟悉FPGA对时序图的实现，掌握时序图转换
Verilog
硬件描述语言技巧后与其它芯片进行数据的交互也是类似的
Terry-M
·
2020-09-16 21:42
FPGA学习笔记
verilog
fpga
Verilog
的结构化、数据流、行为级描述方式
Verilog
的结构化、数据流、行为级描述方式概述：
verilog
通常可以使用三种不同的方式描述模块实现的逻辑功能：结构化、数据流、行为描述方式。
Terry-M
·
2020-09-16 21:41
FPGA学习笔记
fpga
verilog
verilog
_串口实现
verilog
_串口实现概述：先了解串口的基础知识：串口是怎样传数据的什么是波特率，波特率怎么计算说明：通过
Verilog
编写串口，通过逻辑分析仪与串口模块的对接来进一步了解串口的应用。
Terry-M
·
2020-09-16 21:41
协议
verilog
fpga
串口通信
[USF-XSim-62] 'elaborate' step failed with error(s).使用vivado进行
verilog
实验，无法进行仿真，如何解决？
我之前用的vivado2014.3后来用的vivado2015.03,在Windows10操作系统上，想要仿真的时候报如下类似错误[USF-XSim62]'elaborate'stepfailedwitherror(s).PleasechecktheTclconsoleoutputor'D:/lirongcui/learning/cameralink_driver/cameralink_drive
nature_forest
·
2020-09-16 21:16
FPGA
VGA驱动之-显示例程（最简单）
目录
Verilog
设计1.接口设计2.时序参数设置3.内部信号4.PLL（VGA_CLK）5.行计数器6.行同步信号7.列计数器8.显示方块显示彩条VGA图像数据选择输出按键控制程序学习的过程都是由浅入深
风中少年01
·
2020-09-16 21:38
图像预处理以及实现
外设/接口/协议
ERROR: [VRFC 10-1247] port connections cannot be mixed ordered and named
对于
verilog
十分不熟悉的我每写一段代码都要Debug很久。在例化一个模块的时候，由于涉及到的输入输出太多，complie出现了上述错误。问题的解决方案。。。可能是因为某个位置多打了一个逗号。。。
Lily4801
·
2020-09-16 20:44
报错
[XSIM 43-3225] Cannot find design unit xil_defaultlib.multi_j_tb in library work located at xsim.dir
最近在写
verilog
，发现CSDN上很多人都会把自己的学习心得和调试过程上传。我也就效法一下。在对IP核进行时序的过程中，出现了如题的错误。
Lily4801
·
2020-09-16 20:44
报错
用
Verilog
实现一个同步FIFO，深度16，数据位宽8bit
modulesyn_fifo(inputclk,inputrst_n,input[7:0]din,inputwr_en,inputrd_en,output[7:0]dout,outputfull,outputempty);regwr_en_r;regrd_en_r;always@(posedgeclkornegedgerst_n)beginif(!rst_n)wr_en_r<=0;elsewr_e
Lily4801
·
2020-09-16 20:43
System
verilog
中@和wait区别
在
Verilog
中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是一个零宽度的脉冲）。
Dakin_
·
2020-09-16 15:33
学习笔记
System
Verilog
总结 第五章 面向对象编程基础
5.1概述（1）面向对象编程(OOP)：创建复杂的数据类型调用函数：执行动作使用事务：代替信号翻转（2）优点：高效，可靠，易维护，重复使用5.2考虑名词，而非动词（1）测试平台的结构发生器：创建事务，并传给下一级驱动器：和设计进行对话监视器：捕获设计返回的事务计分板：将结果与预期结果进行对比5.3编写一个类（1）通用数据包类：地址、CRC、数组两个子程序：输出数据包地址的函数；计算循环冗余校验码的
夏凉倾雪
·
2020-09-16 15:37
SV
IC填坑者联盟你造吗？
当你被半导体物理折磨得头脑发胀不知IC是何物的时候当你完成自己的处女
verilog
模块却怎么也调不通的时候当你终于开始负责chip上的某一subsystem却无法平衡各种指标的时候当你经历数十载峥嵘岁月终于理解
微信公众号：FPGA开源工作室
·
2020-09-16 14:45
2020大疆FPGA/芯片开发工程师（B卷）笔试题（含详解）
**一、单选题1.在UVM和System
Verilog
的基础知识中，描述错误的是（B） A、如果某个操作消耗仿真时间，那么这个操作不能定义在function中。
Mr.翟
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2020-09-16 08:44
笔试/面试整理
7418alu算术逻辑单元
#7418alu算术逻辑单元姓名：xx学号：xxx班级：计科班实验名称：74181alu实验性质：综合性实验时间：2018.11.13一、实验目的设计一个简单的算术逻辑单元，并用
Verilog
实现，在实验箱上演示
扁扁少年
·
2020-09-16 05:35
计算机组成原理实验报告
alu
Verilog
-移位操作（算术右移与逻辑右移）
Verilog
-移位操作（算术右移与逻辑右移）写在前面MIPS文档中的指令介绍算术右移与逻辑右移及其
Verilog
语言区别算术左移与逻辑左移写在前面在计算机组成原理课程设计-
Verilog
HDL流水线处理器开发中涉及到了如下两条指令
sunzhihao_future
·
2020-09-16 03:58
Verilog
逻辑右移
算术右移
流水线处理器设计
用
verilog
HDL实现数字基带信号的2FSK调制
2FSK的介绍可以参考：https://blog.csdn.net/qq_39148922/article/details/84337730下面介绍
verilog
HDL的源代码moduleFSK(inputclk
紫卓执守
·
2020-09-15 20:44
verilog
中几种常用的位操作函数
clogb计算二进制的对数上限，例如：1000的对数上限是3,但是1001的对数上限变成了4，计算过程如下：ifargument=1000;argument=1000-1=111;移位操作进行三位，所以记录得到最后的clogb的值为3；functionintegerclogb(inputintegerargument);integeri;beginclogb=0;for(i=argument-1;
XJTU_NOC_Wei
·
2020-09-15 16:20
硬件代码
关于
Verilog
中缩减运算符 形式如out=^b;out=|b;out=&b
在学习《通信IC设计》一书时，第一次遇到缩减运算符，书中是这样介绍的：没怎么看懂，后来上网看到比较详细的资料才弄明白，现在分享给大家。详细资料见：http://bbs.elecfans.com/jishu_546777_1_1.html下面的例子是缩位运算符过程就是最低位和次低位进行异或运算，得到的结果在和最高位运算；历程如下：moduletraffic(a,out);input[2:0]a;ou
碎碎思
·
2020-09-15 16:34
通信IC设计
Verilog
中“==”和“===”的区别
“===”和“==”不同体现在对含有不定制X和高阻态Z数据的处理中：先说结论：==为逻辑相等，没有x/z时相同输出1，不同输出0；有x/z时，若其余位相同，输出是x，其余位不同，输出为0；!=为逻辑不等，没有x/z时相同输出0，不同输出1；有x/z时，若其余位相同，输出是x，其余位不同，输出为1；===与!===为逻辑全等和逻辑不全等，x/z当作普通元素处理。本质：===与!==将x/z按照普通元
CLL_caicai
·
2020-09-15 16:53
FPGA面试专题
FPGA/Verilog基础
Verilog
有哪些运算符及其优先级
目录1、算术运算符2、关系运算符3、逻辑运算符4、条件运算符5、位运算符6、移位运算符7、拼接运算符8、运算符的优先级
Verilog
中的运算符按照功能可以分为下述类型：1、算术运算符、2、关系运算符、3
CLL_caicai
·
2020-09-15 16:53
FPGA面试专题
FPGA/Verilog基础
Verilog
&与&&的区别
位操作符一元非~二元与&二元或|二元异或^归约操作符（单目运算符）与归约&或归约|异或归约^
Verilog
中&与&&的区别为：性质不同、计算结果不同、参数不同。
rrr2
·
2020-09-15 16:32
verilog
常见
Verilog
运算符（逻辑运算符、按位运算符、缩位运算符、迭代连接运算符、移位运算符）
Verilog
逻辑运算符与按位运算符：区别：按位运算符进行逐位的逻辑运算（如：与或非），输出与输入位数一致；逻辑运算符进行逻辑运算，不关注输入的某一位而是将输入作为整体进行逻辑操作，输出位数为1；列举：
CLL_caicai
·
2020-09-15 16:38
FPGA/Verilog基础
fpga
verilog
Verilog
中的逻辑运算符与按位运算符的区分
我们在写
Verilog
的时候经常会用到的是低电平复位问题，例如：always@(posedgeclkornegedgerst_n)beginif(~rst_n)...;else...
李锐博恩
·
2020-09-15 16:43
#
HDL为什么要有可综合和不可综合两种代码
Verilog
HDL和VHDL相比有很多优点，有C语言基础的话很容易上手。
奥利奥冰茶
·
2020-09-15 11:06
FPGA
嵌入式
Verilog
-2001 generate高级用法举例：用于生成参数化多路选择器
verilog
-2001generateusecase:multiplexergeneratorclumsylevel1clumsylevel2clumsylevel1
Verilog
的语法灵活性差，2001
renzao_ai
·
2020-09-15 06:55
verilog-2001
硬件开源
verilog
【控制器-数据通路】建模之Gap_finder
verilog
【控制器-数据通路】建模之Gap_finder在学习
Verilog
的控制器-数据通路建模，就是把寄存器操作和控制寄存器的信号进行分离，使之形成独立的模块：控制模块Control_Unit，
创客征途
·
2020-09-15 06:37
verilog
流水线 FIR 滤波器的
verilog
实现
滤波器信号处理中比较常用的滤波器，这是一个基于流水线的FIR滤波器//firfilter//datawitdh:16//filtercoeff:-0.0003706-0.0011344-0.0018156-0.0020642-0.00128140.00100110.00455440.00806950.00933240.0061059-0.0025289-0.014965-0.026692-0.03
yanshanyan
·
2020-09-15 06:34
verilog
流水线技术
流水线技术概览：o流水线设计是经常用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但如果某些复杂逻辑功能的完成需要较长的延时，就会使系统难以运行在高的频率上，在这种情况下，可使用流水线技术，即在长延时的逻辑功能块中插入触发器，使复杂的逻辑操作分步完成，减小每个部分的延时，从而使系统的运行频率得以提高。流水线设计的代价是增加了寄存器逻辑，增加了芯
yanxiaopan
·
2020-09-15 06:34
verilog
HDLBits：在线学习
Verilog
（十四 · Problem 65-69）
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
·
2020-09-15 06:15
芯片
编程语言
fpga
物联网
iptables
HDLBits：在线学习
Verilog
（十五 · Problem 70 - 74）
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
·
2020-09-15 06:15
芯片
编程语言
ai
qml
c++11
总线仲裁器的简单
verilog
实现
仲裁器（maybe可以《自制CPU总线这本书》）受曹远志同学影响看了一看自制CPU这本书，看到总线部分，就想到了这个仲裁器，就写了玩玩轮询仲裁按序0、1、2、3、4、5…优先级一个个排下来第一种根据输入作为状态转移条件：//以输入信号作为状态机的转移条件，写得比较冗余//优先级排序ABC//总线上挂3个信号A,B,C，仲裁信号grant[1:0]。//grant[1:0]=2’b00A获得总线//
橙子
·
2020-09-15 06:15
[system
verilog
]reg、wire、var和logic傻傻分不清
Verilog
reg和
Verilog
wire之间的区别经常使刚开始使用该语言的许多程序员感到困惑。
数字积木
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2020-09-15 06:14
HDLBits：在线学习
Verilog
（十二 · Problem 55 - 59）
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
·
2020-09-15 06:14
芯片
编程语言
嵌入式
人工智能
单片机
HDLBits：在线学习
Verilog
（十三 · Problem 60-64）
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
·
2020-09-15 06:14
芯片
verilog
编程语言
jython
fpga
HDLBits：在线学习
Verilog
（十一 · Problem 50 - 54）
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
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2020-09-15 06:14
编程语言
人工智能
javascript
数据挖掘
ai
Verilog
语法+：的说明
一主题：+：语法说明语法背景等等先来一遍（算是前言吧）写在前面的话这个小小的语法这几天把我搞得头疼今天集中说明一下这个小问题也是做个记录留着以后查看参考
Verilog
-2001语法规范先官宣一下：Bit-selectsextractaparticularbitfromavectornet
相顾无言@相忘江湖
·
2020-09-15 06:24
FPGA
Verilog语法+：的说明
《基于Xilinx Vivado的数字逻辑实验教程》学习笔记（二）
P172例5-2带有清零和置位端的D触发器程序5.2：带有清零和置位端的D触发器
Verilog
程序。
攻城狮Bell
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2020-09-15 06:14
清零端
置位端
D触发器
Verilog
FPGA
常用计数器的
verilog
实现（binary、gray、one-hot、LFSR、环形、扭环形）
2013-06-1522:11:35常用计数器的
verilog
实现（binary、gray、one-hot、LFSR、环形、扭环形）代码测试功能正确，时间有限，错误难免；如有错误，欢迎指正。
weixin_34007020
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2020-09-15 05:27
密码学
verilog
实现的16位CPU设计
verilog
实现的16位CPU设计整体电路图CPU状态图idle代表没有工作，exec代表在工作实验设计思路五级流水线，增加硬件消耗换取时间的做法。具体每一部分写什么将由代码部分指明。
weixin_30915951
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2020-09-15 05:44
[转载]关于generate用法的总结【
Verilog
】
转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtractgenerate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经
weixin_30725315
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2020-09-15 05:40
网络
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