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#Verilog
参数化的Interfaces和可重用VIP（3/3）
本篇是讨论System
Verilog
接口和接口参数化处理策略的三部分系列的第三部分。
XtremeDV
·
2020-08-26 09:13
system
verilog
IC验证
Verilog
HDL语法-任务和函数
Verilog
HDL语法-任务和函数任务任务的定义任务的调用函数函数的定义函数的调用任务与函数的区别
Verilog
HDL中通过task和function关键字来声明任务和函数。
jaw_jin
·
2020-08-25 23:34
Verilog
HDL
verilog
system
verilog
中不可不小心的陷阱
在
verilog
中函数必须有返回值，但是在system
verilog
中扩展了函数功能，其可以返回空，即void。
apple^?
·
2020-08-25 17:46
电子电路
system
verilog
中fork..join， join_any， join_none的用法和解析
相信所有用system
verilog
的验证人员都应该对这几个不陌生，在进行验证的过程中经常会用到fork，自己也踩了一些坑，下面对fork..join,join_any以及join_none的用法进行总结
brank_z
·
2020-08-25 17:32
UVM之RTL验证
【嵌入式】一招规范
Verilog
的if...else语句
在做FPGA、CPLD时可以选择VHDL语言和
Verilog
语言，刚接触FPGA开发，VHDL和
Verilog
都简单的接触学习了一下。
菜老越
·
2020-08-25 16:32
嵌入式
嵌入式
verilog
在system
verilog
中正确使用“禁用fork”
我有类似于跟随伪代码的东西：for(letssay10iterations)begin//Dosomeconfigurationchangesforkbegin///applyinputtodesignendbeginwhile(1)///atparticularpointupdateexpectedstatus/valuesendbeginwhile(1)///readstatusandveri
baigu4295
·
2020-08-25 16:10
Verilog
中可综合及不可综合语句概述
Verilog
中可综合及不可综合语句概述
Verilog
硬件描述语言有很完整的语法结构和系统，类似高级语言，这些语法结构的应用给我们的设计描述带来很多方便。
Yunlong_Luo
·
2020-08-25 15:56
FPGA
System
Verilog
中fork-join三种形式的应用
在System
verilog
里主要有三种版本：fork...join(joinall)fork...join_nonefork...join_anyfork-join同
verilog
里面的功能是一样。
weixin_34380296
·
2020-08-25 15:48
cordic算法详解
转载自小一休哥的文章：http://blog.csdn.net/qq_39210023/article/details/77456031目前，学习与开发FPGA的程序员们大多使用的是
Verilog
HDL
大写的ZDQ
·
2020-08-25 08:51
FPGA
verilog
算法
fpga
初学
verilog
必看
原文链接：http://www.cnblogs.com/capark/p/4121369.html先记下来：1、不使用初始化语句；2、不使用延时语句；3、不使用循环次数不确定的语句，如：forever，while等；4、尽量采用同步方式设计电路；5、尽量采用行为语句完成设计；6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；7、所有的内部寄存器都应该可以被复位；8、用户自定义
大写的ZDQ
·
2020-08-25 08:19
verilog
设计
verilog串口通信
转载
Verilog
基础知识1（FPGA设计的四种常用思想与技巧之一--乒乓操作）IC设计基础系列之CDC篇12：异步FIFO设计资源推荐转载于:https://www.cnblogs.com/yllinux
denglianbi4092
·
2020-08-25 03:45
Verilog
频率计设计
这是以前的一个可编程逻辑课上机实验三实验报告数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数，也就是采用一个标准的基准时钟，在单位时间（1秒）里对被测信号的脉冲数进行计数。测频法包括直接测频法、等精度频率测量法、周期法等。数字频率计的原理如图6-1所示。对系统时钟的信号分频后产生1Hz的输出频率被作为控制模块的时钟输入，由控制模块产生的计数使能信号和清零信号对计数模块进行控
denglianbi4092
·
2020-08-25 03:45
关于
Verilog
中的for语句的探讨
关于
Verilog
中的for语句的探讨转载于:https://www.cnblogs.com/yllinux/p/8835084.html
denglianbi4092
·
2020-08-25 03:45
异步复位，同步释放
关于异步复位同步释放的原理不再赘述，直接贴
verilog
代码如下：1modulereset_sync(clk,rst_n,rst_n_sync);2inputclk;3inputrst_n;4outputrst_n_sync
denglianbi4092
·
2020-08-25 03:45
Verilog
八线 - 三线优先编码器设计（74LS148）
百度百科_74LS148if语句法1//8线-3线优先编码器设计（74LS148)2//3//EI|A7A6A5A4A3A2A1A0|Y2Y1Y0GSEO4//0|0xxxxxxx|000015//0|10xxxxxx|001016//0|110xxxxx|010017//0|1110xxxx|011018//0|11110xxx|100019//0|111110xx|1010110//0|111
denglianbi4092
·
2020-08-25 03:45
Synopsys工具介绍转载
Synopsys工具介绍转载VCS是编译型
Verilog
模拟器，它完全支持OVI标准的
Verilog
HDL语言、PLI和SDF。
罐头说
·
2020-08-24 19:20
嵌入式开发做什么
最近搞SOC的开发，现阶段是VCSsimulation阶段，使用
verilog
-pli调用C程序进行
verilog
模型的验证。
yazhouren
·
2020-08-24 18:40
心情驿站
使用Modelsim仿真DDR3的example出错
编译时会出现下面错误：Error:can‘tread"env(XILINX)":nosuchvariable原因：在.do文件中指定的glbl.v文件的路径不对，vlog-incr$env(XILINX)/
verilog
行舟人
·
2020-08-24 18:57
System
Verilog
中关于DPI章节的翻译
35.DirectProgrammingInterface需求随着时代的发展，现在的芯片规模越来越大，哪怕模块级的验证环境也需要相当长的build时间，各种仿真工具也在改进编译和运行性能，还发明了增量编译。但无论如何turnaround的时间还是比较长，而且方法越复杂越容易出错。而DPI-C则比较简单，能够解决某些场景下的问题。适用范围DPI-C比较适用于SV和外部语言间的“简单数据“交互翻译约定
harriszh
·
2020-08-24 16:35
systemverilog
dpi
verification
基于basys3的红外解码器
verilog
大二下学期做的期末设计，使用
verilog
编写，对车载MP3红外遥控器（NEC协议）进行解码，解码完整，并通过有趣的流水灯控制和七段数码管控制来体现解码效果，贴出来供大家参考。
so_cracy
·
2020-08-24 16:23
ZYBO学习笔记（三）- PS输出100MHZ时钟给PL使用
建立
Verilog
文件PS输入的时钟是100MHZ（周期10ns），我们的目标是输出一个1KHZ（周期1000_000ns）的方波，定义一个计数器计数到50000-1时翻转输出就可以很容易的得到1KHZ
Kyseng
·
2020-08-24 15:53
fpga
Verilog
HDL 复习笔记（二）
编程题1.设计一个全加器电路，并写出测试代码。//数据流建模moduleADD1(sum,c_out,A,B,c_in);inputA,B,c_in;outputc_out,sum;assignsum=(A^B)^c_in;assignc_out=(A&B)|((A^B)&c_in);endmodulemoduletest;regA,B,c_in;wirec_out,sum;ADD1ut(sum,
_HEX
·
2020-08-24 14:25
Verilog
简单并行CRC(
verilog
)（转）
这么久真是囧的几周,天天在囧一个相关的问题.一直没有囧出来==..偏偏网上资料少得可怜…本来没有想到弄CRC检验的,但是由于前个星期在囧状态机的时候无意描述了一个LFSR也就是线性移位寄存器,然后不知道除了做模2还可以干嘛,于是查到了CRC可以用那块实现.也就是串行校验…并且相当有趣的算法.可是囧了一个星期,逻辑图画了一次又一次,换了N总方式来描述,DATA都出来相当囧异的x…刚才突然醒悟过来,M
feixiaku
·
2020-08-24 14:39
FPGA
使用开源RTL仿真器i
verilog
本文要讲的i
verilog
是目前开源仿真器的不二选择。安装首先安装好git，如果没有就是官方网站直接下载压缩包后，再解压缩。gitclonehttps://git
harriszh
·
2020-08-24 13:34
verification
verilog
simulator
【
Verilog
HDL 】基本运算逻辑的
Verilog
HDL 模型
加法器用
Verilog
HDL来描述加法器是相当容易的，只需要把运算表达式写出就可以了，见下例。
李锐博恩
·
2020-08-24 13:14
Verilog/FPGA
实用总结区
基于FPGA的电机控制设计（PWM）
本代码有
verilog
和vhdl两个版本。同时在modelsim和vivado自带仿真器都仿真正确。工程文件中包括测试文件，用来仿真，产生波形图。下图为vivado中工程文件图：下图为仿真波形图：
QQ_778132974
·
2020-08-24 13:42
设计专栏分享
verilog
实现的红外解码(详细注释)
modulehs0038_irq(clk_100k,rstn,irq,data,rd_suc)/*synthesisnoprune*/;inputclk_100k;//T=0.01msinputrstn;inputirq;output[31:0]data;//16位地址码,16位操作码outputrd_suc;//成功标志,维持0.01ms的高电平parameterT9ms=10'd899;par
lingdulebaishi
·
2020-08-24 12:39
FPGA
FPGA学习笔记（1）——单通道PWM输出与Modelsim仿真
先前，通过师兄的建议，买了两本入门必备的参考书籍，夏宇闻的《
Verilog
数字系统设计教程第四版》和韩彬的《FPGA设计技巧与案例开发详解》。从半年前到现在，夏宇闻的那本书我断断
Ysu_edu
·
2020-08-24 12:22
FPGA
verilog
中assign和always@(*)两者描述组合逻辑时的差别
verilog
描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。
xhnmn
·
2020-08-24 06:28
Altera
Quartus 2 使用错误集锦
Top-leveldesignentity"test"isundefined原因：顶层模块的module名没有和工程名同名解决方法：把顶层模块的module名改成和工程名同名2.Error(10278):
Verilog
HDLPortDeclarationerrorattest.v
xhnmn
·
2020-08-24 06:28
FPGA
verilog
时钟管理模块
//==================================================================================================//Filename:system_delay.v//CreatedOn:2018-06-0510:13:37//LastModified:2018-06-0517:47:41//Revision:/
潘晓佳
·
2020-08-24 06:26
通信
预分频之一
Verilog
代码实现预分频器代码prescaler.vmoduleprescaler(outputscaler16_o,outputscaler8_o,outputscaler4_o,outputscaler2
weixin_30437847
·
2020-08-24 06:43
数字电路与逻辑设计——组合逻辑篇
所以这是一个可以随输入X的变化而瞬变输出Y的电路，如果用我们的
Verilog
代码来表示，则可能会出现在如下语句中：①针对wire型变量，assignY=X1&&X2;②针对reg型变量，always@(
蓝湖江船客
·
2020-08-24 05:21
Altera FIFO IP核时序说明
大多数参考书中对FIFO的实验往往仅仅给出IP核的调用方法、
verilog
例程，对于IP核的时序解释涉及甚少。下面链接中的文章对FIFOIP核时序给出了详细的说明。
PPOP95
·
2020-08-24 05:56
verilog
RGB转YUV的
verilog
实现和验证
参考https://www.cnblogs.com/lunix/archive/2011/07/31/rgb2yuv_design_verification.html
PPOP95
·
2020-08-24 05:56
verilog
verilog
中case、casez、casex的区别
http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html
PPOP95
·
2020-08-24 05:55
verilog
Python基础+jupyter notebook+PYNQ-Z2板子+安装添加新的python库的两种方法
可进qq群进行相关
Verilog
知识交流：1073030956前言Python是一个高层次的结合了解释性、编译性、互动性和面向对象的脚本语言。
悟影生
·
2020-08-24 01:17
PYNQ-Z2
Jupyter
notebook
Verilog
学习笔记（03）
文章目录4.测试仿真结构4.1信号初始化4.2延迟控制1.延迟语句2.事件语句3.等待语句4.3initial和always过程块的使用1.initial过程块2.always过程块4.4串行与并行语句块产生测试信号1.串行语句块产生测试信号2.并行语句块产生测试信号3.阻塞与非阻塞描述方式产生测试信号4.5任务和函数1.任务（Task）2.函数4.6典型测试向量的测试方法1.任意波形信号的产生参
高山流水123a s d
·
2020-08-24 00:02
硬件描述语言Verilog
我亏欠的一个人
最近在学
verilog
,每天晚上敲代码到两点，很开心，但却深深地内疚着。初次接触这门语言，很多东西都不懂，每当遇到困难，翻书查资料一番仍解决不了的就会向大神寻求帮助。
十又六八
·
2020-08-23 19:59
基于Basys 3的四位加法运算器
，选择保存文件夹点击next，并选择RTLProject，如下图所示：点击next，直到出现选择与basys3相应的内核，如下图所示：点击next，点击Finish，即完成工程的创建，如下图：二.创建
Verilog
Ding_ding_fly
·
2020-08-23 15:27
FPGA
深入浅出FPGA-12-VMM（验证方法学）
VMM验证方法学的语言基础是system
verilog
语言。它所有的方法学基础都是来自于system
verilog
，并吸收了C语言的一些先进
Rill
·
2020-08-23 11:23
FPGA/HDL
Verilog
笔记
github传送门（练习写的代码，约束文件，仿真文件)文章目录Vivado基本流程关于封装IP核和使用BlockDesign
Verilog
module/模块always块组合逻辑时序Generate块（
zhouzejun1
·
2020-08-23 08:49
Verilog
使用System
Verilog
简化FPGA中的接口
FPGA工程师们应该都会吐槽
Verilog
的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。
猫叔Rex
·
2020-08-23 08:10
FPGA
用
verilog
实现UART协议 以此理解何为接口，协议何为模块化设计
UART是很简单的协议，也可以说是入门级的协议，它本身不值得我们花费多大的精力探讨，但是我们可以把它看作我们刚学C语言时候写下的”helloworld”，刚学习单片机时候点亮的一个led灯，这样，它就有意义了，而且它的意义已经不再是实现一个功能了。我们要好好利用这个简单的协议去理解“协议”这个概念以及如何进行模块化设计，这对FPGA来说，是尤为重要的两个方面。主要内容为：1•何为接口协议，认识UA
沧小海的FPGA
·
2020-08-23 08:27
接口协议
verilong generate语句用法
Verilog
-2001之generate语句的用法
Verilog
-1995支持通过以声明实例数组的形式对primitive和module进行复制结构建模。
东升西落的月亮
·
2020-08-23 08:43
verilog
规范
规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。在逻辑方面
x04082108
·
2020-08-23 08:15
asynchronous
工作
module
signal
文档
delay
Art of Writing TestBenches（of
verilog
HDL） Part - IV
AddingcompareLogic//添加比较逻辑Tomakeanytestbenchselfchecking/automated,firstweneedtodevelopamodelthatmimicstheDUTinfunctionality.为了是测试基准程序能偶自动校验，我首先要开发一个模型能够反应DuT的功能。Inourexample,it'sgoingtobeveryeasy,but
wzb56
·
2020-08-23 08:14
Verilog
Art of Writing TestBenches （of
Verilog
HDL） Part - I
Introduction//简介WritingatestbenchisascomplexaswritingtheRTLcodeitself.ThesedaysASICsaregettingmoreandmorecomplexandthusverifyingthesecomplexASIChasbecomeachallenge.Typically60-70%oftimeneededforanyASI
wzb56
·
2020-08-23 08:13
Verilog
Art of Writing TestBenches (of
Verilog
HDL)
Introduction//简介BeforeyouStartExample-Counter计数器举例CodeforCounterTestPlanTestCasesWritingaTestBench//写测试基准程序TestBenchTestBenchwithClockgeneratorTestBenchcontinues...AddingResetLogicCodeofresetlogicAddi
wzb56
·
2020-08-23 08:13
Verilog
System
Verilog
:: always_comb, always_latch, always_ff
http://www.doulos.com/knowhow/sys
verilog
/tutorial/rtl/SynthesisIdioms
Verilog
isverywidelyusedforRTLsynthesis
wyucca
·
2020-08-23 08:42
SystemVerilog
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