E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
verilog
中define、parameter、localparam的区别
Verilog
代码可移植性设计1.参数定义localparam，实例代码如下：moduletm1(clk,rst_n,pout);inputclk;inputrst_n;output[M:0]pout;
weixin_34220179
·
2020-08-22 23:06
verilog
语法实例学习(1)
本文档中通过
verilog
实例来学习
verilog
语法。
Verilog
是一种硬件描述语言，它具有并发性和时序性。并发性是指不同硬件模块的同时操作，时序性是指信号的赋值或操作在时钟的边沿进行。
weixin_34123613
·
2020-08-22 23:29
FPGA学习
（一）
Verilog
HDL语法一、模块1、定义：一个电路模块/一种逻辑功能；2、命名规则：只能是字母，数字，"$"，或者’_’，且开头必须是字母或者”_”。
weixin_33736832
·
2020-08-22 23:04
行为级和RTL级的区别（转）
5bd83496e3fc816bf14215dbRTL级，registertransferlevel，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何
verilog
weixin_30587025
·
2020-08-22 23:36
FPGA功能仿真，门级仿真，后仿真的区别
需要的文件：编写的
verilog
源文件以及tb文件。
weixin_30514745
·
2020-08-22 23:35
system
verilog
中实现饱和截位和饱和截位的分析
截位（rnd/prnd/floor）:都是去掉低位数据的操作（去掉低位低精度的数据，或者说小数位，降低数据的精度）饱和（sat/sym_sat）:都是去掉高位数据的操作，（去掉无符号数高位的0，或者有符号数高位多余的符号位）函数说明：floor：1、这个操作很简单，就是把低位直接截掉，精度损失大。有符号和无符号数据都适用用于这个函数，且不需要指示输入的数据是有符号还是无符号。prnd：1、一种四舍
weixin_30312563
·
2020-08-22 23:53
FPGA滤波器几种舍入方式和误差分析及
verilog
实现
1.舍入与截尾误差，补码截尾，会有负的直流偏置；FPGA二进制几种截尾和舍入方法比较：wiresigned[15:0]scaletypeconvert1;wiresigned[37:0]scale1;1.RoundMode:fix——filter_zeroscaletypeconvert1=$signed({scale1[37:22]}+(scale1[37]&|scale1[21:0]));2.
u924512005
·
2020-08-22 23:57
FPGA
Verilog
基础知识（`define、parameter、localparam三者的区别及举例）
1、概述`define：作用->常用于定义常量可以跨模块、跨文件;范围->整个工程;parameter：作用->常用于模块间参数传递;范围->本module内有效的定义;localparam作用->常用于状态机的参数定义;范围->本module内有效的定义，不可用于参数传递;localparamcannotbeusedwithinthemoduleportparameterlist.2、应用举例(
jim0506
·
2020-08-22 23:09
Verilog
testbench的写法之输入输出文件
以下为代码和解释：`timescale1ns/1ps//Company://Engineer:////CreateDate:15:03:4808/31/2016//DesignName:Gaussian1//ModuleName:D:/SIFT/project/SIFT_Gaussian/tb_Gaussian1.v//ProjectName:SIFT_Gaussian//TargetDevice
橙色半瓶水
·
2020-08-22 22:26
matlab和
Verilog
之截位，四舍五入和饱和处理
在数字芯片设计中，遇到数据流处理时，经常会遇到饱和，截位和四舍五入处理。下面就在这里做个总结。数字设计时需要有相应的算法。matlab是算法人员常用的仿真工具。首先看一下再matlab中几个取整的函数。（1）floor，朝负无穷方向取整，也即向下取整。比如floor(-1.01)=-2；floor(1.9)=1。（2）ceil，朝正无穷方向取整，也即向上取整。比如ceil(-1.01)=-1;ce
re_call
·
2020-08-22 22:02
ASIC设计
Verilog
HDL 中wire和reg的区别 以及 模块调用时信号类型的确定方法
wire和reg的区别reg相当于存储单元，wire相当于物理连线。reg保持最后一次的赋值，而wire需要持续的驱动。wire使用在连续赋值语句assign中，reg使用在过程赋值语句中（always、测试文件中的initial）。（除此之外，元件实例化时必须使用wire类型）wire若无驱动器连接，其值为z，reg默认初始值为不定值xwire表示直通，没有逻辑性，即输入有变化，输出马上无条件反
ybai_
·
2020-08-22 22:56
定点数和
verilog
中的有符号定点数操作
数据的表达方式数据有两种表达方式：浮点数和定点数。以单精度浮点数为例，表示为打头的一位符号位，紧接着8位指数位，尾巴是23位尾数。其表达方式就像二进制的科学计数法其中表示范围主要由指数位决定，精度取决于尾数。另一个就是本文的主角定点数，定点数的小数点由程序确定，对于2进制数定点数来说，点上小数点就相当于缩小了2^n(n由小数点的位置决定)。由于在FPGA中，以定点数运算为主，浮点数在此就抛掉了。定
qq_43164708
·
2020-08-22 22:47
ASIC验证概述
1.验证流程（flow）（1）制定验证策略和计划（2）确定验证平台确定验证语言：基于
Verilog
/system
Verilog
确定验
qq_40946355
·
2020-08-22 22:59
数字IC：从前端到后端
verilog
HDL中wire和reg类型的区别
本文参考夜煞CSDN的CSDN博客，有改动全文地址请点击：https://blog.csdn.net/u010549444/article/details/50993274?utm_source=copy基本概念的差别wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。reg型表示的寄存器类型，用于alw
xm_7754
·
2020-08-22 22:28
FPGA开发
8B/10B编码原理详解、
Verilog
实现及在JESD204B中的应用
目录1.8B/10B介绍2.原理3.
Verilog
实现4.实例：在JESD204B中的应用参考资料：1.8B/10B介绍8B/10B编码的目的是防止串行的数据出现长时间的连0连1，因为这会使得信号直流电压不稳定
king阿金
·
2020-08-22 22:23
Verilog设计基础
经验与经典电路
Verilog
语法学习（1）
模块任何一个FPGA程序都是由模块组成的，一个模块又可以包含很多子模块。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。moduleblock(a,b,c,d);inputa,b;outputc,d;assignc=a|b;assignd=a&b;endmodule
liulangrenaaa
·
2020-08-22 22:51
FPGA
ESL_0.2debug 流程
gvimdiffmain_list_final.sch/home/wqwan/workspace/esl_0.2/testcase/CHStone/adpcm/main_list_final.sch检查
Verilog
春江花月夜晨
·
2020-08-22 22:59
llvm
关于
Verilog
中module端口类型记录
最近在学习CPLD/FPAG，在使用module时，发现端口类型经常会把类型搞错，后查资料发现：我的理解如下：1.在定义module时，输入类型只能为net，而输出类型可以使net或register。2.在实例化module时，输入类型可以为net或register，输出类型只能为net。发现别人常用的方法为：定义的时候都是用net，在module的实现中用定义reg给他赋值。2018-02-27
睿洋的老爸
·
2020-08-22 22:52
CPLD/FPGA
Verilog
module端口类型
FPGA学习笔记01——简单介绍与软件安装
参考内容：
Verilog
硬件描述语言西安电子科技大学蔡觉平等主讲https://www.bilibili.com/video/BV1zb411s7bY?
ngany
·
2020-08-22 22:52
FPGA学习笔记
FPGA
Verilog
语言常用语法
本文介绍FPGA
Verilog
语言语法知识。1.逻辑值，
Verilog
语言中有四种逻辑值，分别代表4中逻辑状态，逻辑1：高电平状态、逻辑0：低电平状态、逻辑X：不定状态、逻辑Z：高阻状态。
zhongmingyuan
·
2020-08-22 22:11
杂记
verilog
之原码、反码、补码、绝对值的乘法运算理解与证明
全文以以下4bit有符号数为例：(先说结果，后证明)条件：A=1000b(补码)=-8dB=1110b(补码)=-2d结果：A*B=-2*-8=16d=00010000b(补码=原码)理解：首先，被乘数和乘数都是4bit，所以结果是8bit；用原码表示有符号数很简单，负数就是把正数的最高为改为1；正数：原码=反码=补码；负数的反码：原码（除符号位）取反；（中间过程，一般用不到）负数的补码：反码+1
marukoheart
·
2020-08-22 22:38
FPGA
FPGA
Verilog
中wire和reg数据类型的区别
对模块中所用到的所有信号（包括端口信号、节点信号等）都必须进行数据类型的定义。如果信号的数据类型没有定义，综合器将其默认为wire型。wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。
liuyihui89
·
2020-08-22 22:07
Verilog
【system
verilog
】对小数的处理
在sv/
verilog
中，我们常用的是整数（int,longint）,小数可以用（real）,对小数的处理大致分为三种：1.四舍五入2.向上取整3.向下取整这三种如何实现呢？
lbt_dvshare
·
2020-08-22 22:18
SV
verilog
实现二十位二进制数转BCD码
文章转载自：https://me.csdn.net/zsh_new程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2019/07/1914:58:44//DesignName://ModuleName:Bin2BCD//ProjectName://TargetDevices://ToolVersions://Description:
stubborn vegeta
·
2020-08-22 21:14
哈工程编程物语
Verilog
中定义信号为什么要区分 wire 和 reg 两种类型？
在
Verilog
中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在alwa
Tiger-Li
·
2020-08-22 21:34
FPGA
基于FPGA的AM调制与解调（
Verilog
语言）
一、概述说是概述，但是你还是得必须容我先瞎扯一番的。又是课程的作业，要通过FPGA实现AM信号的产生与解调。我们最开始手上是有硬件的板卡的，型号是叫NexysVideo。（当然现在被老师收走了，所以下面的程序只能讲解到仿真的层次）要求是通过VIO控制载波频率、调制信号频率、调制深度可调，然后通过ILA观察AM信号和解调后的信号。我记得载波信号的频率要求是1M~10M，调制信号的频率要求是1K~10
黄子炫
·
2020-08-22 21:50
FPGA
ASIC开发设计流程
ASIC开发设计流程1.使用语言：VHDL/
verilog
HDL2.各阶段典型软件介绍：a)输入工具：SummitSummit公司b)仿真工具：VCS,VSSSynopsys公司c)综合器：DesignCompile
hemmingway
·
2020-08-22 21:09
ASIC
[VCS]VCS常用命令詳解
在代码中使用了`ifdef编译指令2+mindelays器件延时使用sdf文件中的最小值(sdf文件中的时序(min:typ:max))3+maxdelays器件延时使用sdf文件中的最大值4–v导入库文件的
verilog
gsithxy
·
2020-08-22 21:25
Tool
verilog
中的有符号数运算（转）
verilog
中的有符号数运算有符号数的计算：若有需要关于有号数的计算，应当利用
Verilog
2001所提供的signed及$signed()机制。
feixiaku
·
2020-08-22 21:11
FPGA
ELS电子系统级FPGA设计
与
Verilog
与VHDL之类的硬件语言相比，语法与语义中的众多ESL设计语言与流行的ANSIC更为接近。
changan2001
·
2020-08-22 21:19
HLS
verilog
中的截位与移位
具体参考此链接中的文章，博主总结的很好https://www.cnblogs.com/IClearner/p/7203887.html另一个参考：https://zhidao.baidu.com/question/2267208087239815548.html
biology24
·
2020-08-22 21:33
Verilog
中的有符号数和无符号数
verilog
符号数问题主要涉及【常数】、【变量】、【运算符】。
PPOP95
·
2020-08-22 21:27
verilog
1、
Verilog
的基础知识
Verilog
的基础知识目录
Verilog
的基础知识1.1、
Verilog
模块的定义与构成1.2、基本语言要素1.2.1、词法约定1.2.2、数据类型1.2.3、操作符及其表达式1.1、
Verilog
模块的定义与构成模块是
*物喜己悲*
·
2020-08-22 21:54
Verilog语言
2、
Verilog
语言之行为级建模
行为级建模目录行为级建模2.1、数据流描述2.2、结构化过程语句（1）initial语句（2）always语句（3）时序控制（4）过程赋值语句块（5）顺序语句块与并行语句块2.3、条件语句2.4、分支语句（1）case（2）casex和casez（3）使用注意2.5、循环语句（1）repeat循环执行语句或语句块确定的次数，目前不可综合，多用于验证代码。（2）forever无穷循环（3）while
*物喜己悲*
·
2020-08-22 21:54
Verilog语言
Verilog
中`define、parameter、localparam三者的区别及举例
1、概述define：作用->常用于定义常量可以跨模块、跨文件;范围->整个工程;parameter：作用->常用于模块间参数传递;范围->本module内有效的定义;localparam作用->常用于状态机的参数定义;范围->本module内有效的定义，不可用于参数传递2、应用举例(1)define概念：可以跨模块的定义，写在模块名称上面，在整个设计工程都有效。一旦define指令被编译，其在整
IT小男孩
·
2020-08-22 21:19
FPGA
Verilog
HDL基础之：条件语句
Verilog
HDL语言提供了3种形式的if语句。（1）无分支。语法形式：if（表达式）语句;例如：if（a>b）out1=int1;//若a大于b，将int1赋予out1（2）单级分支。
长弓的坚持
·
2020-08-22 20:13
【设计经验】5、
Verilog
对数据进行四舍五入（round）与饱和（saturation）截位
一、软件平台与硬件平台软件平台：操作系统：Windows8.164-bit开发套件：Vivado2015.4.2Matlab2016a仿真工具：Vivado自带仿真器二、引言在利用
Verilog
写数字信号处理相关算法的过程中往往涉及到对数据的量化以及截位处理
weixin_30497527
·
2020-08-22 20:53
补码的意义及
Verilog
中的补码定点小数计算
目录1.原码，反码，补码2.补码的意义3.
Verilog
中的补码运算与定点小数3.1补码定点小数的加减运算3.2补码定点小数的乘除运算3.3对运算的结果近似截取一定位宽3.4实际应用中的例子1.原码，反码
king阿金
·
2020-08-22 20:32
Verilog设计基础
经验与经典电路
verilog
全局变量和局部变量定义
具体方法参见《
Verilog
例化时的参数传递》一文2.全局变量定义（`define）（注意撇号来自键盘左上方破浪线那个键，不是单引号）声明：`definexx8（无等号，且不用分号）使用：`XX
qq_30866297
·
2020-08-22 20:00
FPGA
verilog
加法溢出判断（附代码
补码加法运算溢出判断三种方法：［方法一］Xf、Yf分别两个数的符号位,Zf为运算结果符号位。当Xf=Yf=0（两数同为正）,而Zf=1(结果为负)时,负溢出；当出现Xf=Yf=1（两数同为负）,而Zf=0（结果为正），正溢出.［方法二］Cs表示符号位的进位，Cp表示最高数值位进位，⊕表示异或。若Cs⊕Cp=0，无溢出；若Cs⊕Cp=1，有溢出。［方法三］用变形补码进行双符号位运算（正数符为00,负
Tiger-Li
·
2020-08-22 20:19
FPGA
SoC设计与验证流程
Contents:1、SOC设计前端流程2、为什么
verilog
可以描述硬件？3、在SOC设计中使用
verilog
，和FPGA为对象使用
verilog
，有什么区别？
huayangshiboqi
·
2020-08-22 20:45
SoC设计与验证
面向 FPGA 的 ESL 工具
与硬件语言如
Verilog
和VHDL比起来，ESL设计语言在语法和语义上与流行的ANSIC比较接近。ESL与FPGA有何关系？ESL工
changan2001
·
2020-08-22 20:32
HLS
Verilog
中输入输出信号的类型？
虽然只有一句话，但很重要，足以总结标题上的疑问？输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire。
李锐博恩
·
2020-08-22 20:23
Verilog/FPGA
实用总结区
6、标识符的作用域规则
一个标识符的作用域是指
Verilog
描述中，该标识可以被识别的范围，作用域规则定义了这个范围。
Verilog
可以在四种实体中定义标识符：即模块、任务、函数和有名块。
*物喜己悲*
·
2020-08-22 20:23
Verilog语言
highspeedlogic★
Verilog
中输入数据范围的判断
在这种情况下，使用不同的
Verilog
代码可以对系统的资源和速度产生很大影响。比如在某MP3解码系统中，存在如下代码：
ccsss22
·
2020-08-22 20:04
FPGA
verilog
学习资源集合
2017年1月19日更新FPGA学习篇循环冗余校验（CRC）之
verilog
实现Android开发篇Android代码命名规范性能优化博客——胡凯插件化博客集——田维术Gitbook第三方开源库使用经验分享
TheMarriedBoy
·
2020-08-22 19:54
《CPU自制入门》笔记——第二章 电路板的设计与制作
在下个学期，本人有一门计算机组成原理的课程设计，需要用
Verilog
设计一个可用的CPU。为了这门课设，我选择在这个暑假先进行研究一下。
zysns
·
2020-08-22 15:36
CPU自制入门
VS Code关联vivado并安装
Verilog
插件
前言VSCode可谓是完美的
Verilog
编辑器，免费使用，关联方便。
李锐博恩
·
2020-08-22 11:01
#
工具专题
编写ise程序遇到的一些问题
verilog
语言里需要仔细检查自己写的变量名是否上下一致。
遥望星河
·
2020-08-22 11:53
ise使用
[译]使用iStyle格式化
Verilog
代码
原文：
Verilog
でコード整形安装iStyle可以从GitHub上clone、make自行编译出可执行文件，也可以直接下载已编译好的可执行文件。这里都给出来。
Keif
·
2020-08-22 11:20
格式化
verilog
代码风格
上一页
81
82
83
84
85
86
87
88
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他