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#Verilog
Verilog
之阻塞赋值与非阻塞赋值
1、基本概念（1）阻塞赋值基本概念（2）非阻塞赋值基本概念2、可综合风格的
Verilog
模块编程的8个原则，可解决综合后仿真的大部分竞争冒险现象。
B_AKING
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2020-08-22 11:16
FPGA学习总结
Verilog
之同步状态机
1、使用同步时序逻辑设计的必要性2、状态机的结构2.1Mealy状态机与Moore状态机3、状态机的多种设计方法同一个状态机的多种设计方式：采用Gray编码的状态机设计，采用独热编码的状态机设计，把输出直接指定为状态码设计，两段式状态机设计等。以如下状态转移图设计状态机为例：（1）采用Gray编码的状态机设计modulefsm_1(clk,rst_n,A,K1,K2)inputclk,rst_n,
B_AKING
·
2020-08-22 11:16
FPGA学习总结
FPGA工程师笔试面试题（四）
Verilog
编程练习：1、根据描述功能用
verilog
编写一段代码并用状态机来实现该功能（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化
B_AKING
·
2020-08-22 11:45
FPGA学习总结
Verilog
之可综合设计
1、always块可综合设计2、赋值3、可综合组合逻辑电路设计实例4、可综合时序逻辑电路设计实例5、状态机的异步置位与复位6、状态机的同步置位与复位
B_AKING
·
2020-08-22 11:45
FPGA学习总结
ISE14.7版本如何进行行为仿真
首先，我从新建
verilog
程序说起。本文实现的是一个非常简单的功能，从0到10分别计数，在每个时钟上升沿，计数器加1，加到10后归0，然后再加到10下面开始说计数器的
verilog
实现过程。
郎的诱惑嚯嚯嚯
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2020-08-22 11:28
FPGA
verilog
实验2：基于FPGA的59秒计时器设计
一、实验任务利用四个数码管显示59秒计时器。二、代码实现将开发板的48M晶振分频出1M，然后计数器累加，将计数器结果显示在数码管上。低位逢十进一，第二位逢五进一，依次构成59秒计时器。部分代码展示：modulecnt59(clk,rst_n,dataout,en);inputclk,rst_n;output[7:0]dataout;output[3:0]en;//COM使能输出reg[7:0]da
weixin_33937499
·
2020-08-22 11:54
红外解码编码学习----
verilog
红外发射部分：红外发射管：判断红外发射管的好坏：电路原理图：接收部分：传输的NEC协议：本实验电路：
verilog
程序：发送程序：/********************************Copyright
weixin_30951743
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2020-08-22 10:07
FPGA-Xilinx原语调用之ODDR
调用的
Verilog
语句是：1//ODDR:Outpu
weixin_30882895
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2020-08-22 10:35
(SOC) (
Verilog
)
来源：http://www.cnblogs.com/oomusou/archive/2009/06/15/
verilog
_dly_n_clk.html1/*2(C)OOMusou2009http://oomusou.cnblogs.com34Filename
weixin_30814223
·
2020-08-22 10:32
QDR SRAM接口FPGA 详细
Verilog
代码
QDRSRAM介绍QDR具有独立的读、写数据通路，均使用DDR，在每个时钟周期内会传输四个总线宽度的数据（两个读和两个写），这就是QDR四倍数据速率的由来。这里用到的是典型2字突发的QDR，对于4字突发的QDR操作类似，稍作改动就行。针对每个读或写请求，2字突发器件传输两个字。DDR地址总线用于在前半个时钟周期允许读请求，在后半个时钟周期允许写请求。首先看接口的时序图时序图，表明了2字突发QDRI
kuangxin_0
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2020-08-22 10:02
FPGA
linux下system
verilog
语法高亮设置
vim默认没有system
verilog
语法高亮，需要自己设置。网上不少方法，进行了总结。1）linux系统linux系统是多用户系统，可以在系统配置文件中设置，设置对每个用户都生效。
shouhuzhixing123
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2020-08-22 10:31
100MHz分出1Hz的
verilog
代码
100MHz分出1Hz的
verilog
代码`timescale1ns/1ps////Company://Engineer:////CreateDate:2020/06/2211:13:35//DesignName
rbin_yao
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2020-08-22 10:48
verilog
verilog
的时钟分频与时钟使能
时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。在ASIC中可以通过STA约束让分频始终和源时钟同相，但FPGA由于器件本身和工具的限制，分频时钟和源时钟的Skew不容易控制（使用锁相环分频是个例外），难以保证分频时钟和源时钟同相，因此推荐的方法是使用时钟使能，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避
niaog99
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2020-08-22 10:37
Verilog
HDL
描述
用
Verilog
实现时钟芯片
文章目录设计目的设计思路设计原理图代码实现实验结果时钟芯片基础——60进制计数器设计目的让nexys4板上的7段码LED显示时钟信息，其中包括时钟的小时，分钟，秒钟部分，且能够实现时钟的停止计时信号，手动调整小时，分钟模块功能。设计思路值得一提的是这里的信号我都用上升沿检测来实现，这样每个模块都可以直接接受时钟信号，而进位信号或者其他的控制信号都可以通过上升沿检测模块来提供一个上升沿信号来实现首先
九幽小班
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2020-08-22 10:36
VIVADO
用
Verilog
实现60秒倒计时时钟
文章目录设计思路程序设计框图具体代码实现1000分频器60计数器（60Counter）二进制转BCD码转换器（HEX2BCD）Controllersegment_decoder(数码管7段码解码器）模块整合设计思路因为使用nexys4板自带的时钟信号，频率约为100000000hz，若想实现每秒计时一次，首先利用分频器将时钟频率分频成1hz的信号，每当这个1hz的输入信号改变时计时器自增1，计时器
九幽小班
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2020-08-22 10:36
VIVADO
Verilog
中需要使用原语的情况
一般来说，在进行HDL代码编写时，不需要直接或间接地进行原语调用，因为随着FPGA设计规模越来越庞大，人脑应该集中于抽象层次较高的工作中去，而将这些具体实现细节交给编译器来完成。不过有些时候，原语或者库中底层模板的调用还是十分必要的。1.时钟相关原语如果时钟信号不是由专门FPGA芯片的专用时钟管脚引入FPGA的，那么它通常就需要在FPGA内部被显式地连接到时钟树资源上，否则，知己恩使用这种不经过时
qq_40790166
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2020-08-22 10:03
学习笔记
FPGA面试题
环形振荡器流水线不可综合
verilog
指令网表仿真MAX7000是CPLD器件，MAX10即是CPLD也是FPGAfpga和cpld的比较linux中shll的$符号读取命令行参数FFT一个cycle只能完成
成电少女的梦
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2020-08-22 10:12
RGB转HSI的
Verilog
实现
用的似乎就是这个RGB转HSI(HSL/HSV)公式,其结果和Window画图编辑颜色里显示的结果是一样的.
Verilog
实现的代码在:https://github.com/becomequantum/
qq_32010099
·
2020-08-22 10:00
Verilog
_FPGA产生分频时钟的方法
1.使用信号取反得到时钟。2.使用线性序列机得到时钟信号取反可以同时产生上升沿与下降沿，如果还是使用posedgeclk就必须使原时钟频率*2，再得到分频时钟，因为要计算的是单位时间内上升沿与下降沿的总和，例如：由50mHz的信号产生12.5mHz的信号，1/50m=0.00000002s则每过0.00000002s取反操作就必须进行一次，12.5mHz的信号由取反操作得到，每过1/1250000
Yt_Liao
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2020-08-22 10:41
FPGA
verilog
仿真产生差分时钟
verilog
仿真产生差分时钟最近在啃pcie,pcie的一些基础知识，过段时间会发出来。在做pcie仿真的时候，看到xilinx官方的的这种产生差分时钟的方法觉得很好，在此做个笔记，同时分享给大家。
Mr.zhang_FPGA
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2020-08-22 10:40
FPGA
仿真
system
verilog
MATLAB学习笔记
system
verilog
学习笔记system
verilog
学习笔记MATLABinitialbegin:CLK_SYSsys_clk=0;clock_create(250e6,sys_clk);endtaskautomaticclock_create
YarayQin
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2020-08-22 10:08
Verilog
如何利用Device DNA实现FPGA设计加密
这个序列，用户可以通过JTAG或者
verilog
（VHD）应用程序直接读出。怎么使用这个DNA，因应用不同可能千差万别。
傻子与白痴
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2020-08-22 10:56
FPGA
每日一题-5.12-VHDL
12.下列不是
Verilog
HDL的关键字（C）A.beginB.endC.alwaysD.forVHDL里没有always,如果要表示时序，会用进程语句process(clk)
mu_guang_
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2020-08-22 10:53
每日一题-5.12-$write
12.在
verilog
中，调用$write可以自动在输出后进行换行这句话是错的，$display才会自动换行
mu_guang_
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2020-08-22 10:53
每日一题-3.12-仿真工具
12.不属于数字芯片验证仿真工具的是(B)A.ModelsimB.formalityC.VCSD.Ncsim答案：B解析：目前常用的数字EDA仿真工具Synopsys的vcs,(
Verilog
CompilerSimulator
mu_guang_
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2020-08-22 10:53
每日一题
每日一题-5.13-assert
13.在system
Verilog
Assertion中，express1|=>express2,表示如果express1为真，则在当前时刻检查express2,如果express2为真，则判断断言成功答案
mu_guang_
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2020-08-22 10:53
每日一题-12.30-三态数据总线
在芯片各功能子模块内把三态数据总线转为单向的两组总线B.在芯片内部总线使用的地方把三态数据总线转为单向的两组总线C.不需要转换D.在芯片顶层把三态数据总线转为单向的两组总线FPGA中设定一个信号为三态门，在
Verilog
mu_guang_
·
2020-08-22 10:53
每日一题
每日一题-12.19-分支语句
4.
verilog
中case,casex,casez的区别？答：casez和casex是case语句的拓展。
mu_guang_
·
2020-08-22 10:52
每日一题
SOC设计及
Verilog
学习笔记七
UART:（用于较低速传输）异步传输/无时钟收发的波特率数据有效位需一致发送：并转串/增加起始位及停止位/奇偶校验位电平1-0表明发送数据波特率bps(bitpersecond)即每秒传输的bit数先发送的数据bit是数据字的最低位（LSB）接受：串转并/剥离起始位和停止位/检查并剥离奇偶校验位UART采样偏差原因（异步导致）：晶振时钟频率分频后与波特率无法完全匹配，存在误差累计RS232电平：U
迷失的二向箔
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2020-08-22 10:12
数字IC设计
SOC设计及
Verilog
学习笔记四
SOC设计-4.3---------------------AMBA总线------------------Master(发起)-Slave(接受）-同类设备端口需一样Arbiter仲裁器Decoder译码器AHB-Master:(UP/DMA/DSP//LCDC)初始化一次读/写操作某时刻只允许一个主设备使用总线AHB-Slave:(EMI/APBbridge/UART)响应读写操作AHB：流水
迷失的二向箔
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2020-08-22 10:12
数字IC设计
SOC设计及
Verilog
学习笔记一
SOC/PCB区别：SOC主要模块集成在die中，要含ip/存储器等内存Onenand(较优，可外部纠错)/nandwatchdogtimer:对CPU时钟进行校正音频接口：IISDVFS:控制电压调频AMBA:APB/AHB/AXI(速度）SOC基本要素：处理器/存储器/外围模块/IO/总线ASIC:LDO降压转换通用处理器：高性能计算（intel、amd）SOC：弱计算+功能--面向应用-复杂
迷失的二向箔
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2020-08-22 10:42
数字IC设计
SOC设计及
Verilog
学习笔记二
第二章
Verilog
HDL:描述层次：门级，RTL级（C=a&b）,行为级注释：///**/大小写敏感宏定义define数值：1、0、x（b不定）、z(高阻)模块例化--函数调用（多例化多调用）并行执行
迷失的二向箔
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2020-08-22 10:42
数字IC设计
SOC设计及
Verilog
学习笔记三
SOC设计课-3.20assign#2out=in(过于理想，放于Testbenchs)电路设计（考虑可综合性）综合工具：1‘HDL（功能网表）2'约束条件（性能要求）-根据约束自动选择合适的电路结构进行网表优化3-8译码器实例（两种实现方式）不在case条件中的状态赋值-defultcase条件不全会导致latch（边沿触发）计数器RTC--需要时序逻辑，N位计数器需要N位寄存器-注意定义cnt
迷失的二向箔
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2020-08-22 10:42
数字IC设计
EDA数字钟设计（
verilog
）——显示译码模块
进行正常的示数和闹钟的示数，利用电路的共阳极数码管的特性进行10个数字和“-”的译码，分别利用两位16进制进行定义，更加简约方便，闹钟电路和正常示数分开显示，防止优先级之间的干扰，动态显示电路的频率为1KHz，超过了人眼可以分辨出来的频率。利用除法和求余进行个位和十位的提取，使代码变得简单易懂。具体代码如下：modulexianshi(clk_1KHz,second,minute,hour,cho
SLEEPYHEAD's Blog
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2020-08-22 10:40
EDA数字钟设计
聊一聊CRC并行计算
CRC简单算法和一种并行计算请参考《CRC原理与快速
verilog
仿真》LFSR的定义请参考《多项式乘除法的LFSR实现》1单一宽度的并行CRC计算；所谓单一宽度，比如每次要传输64bit数据，需要做一次独立的
sarai_c7eb
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2020-08-22 10:27
在FPGA领域中 HLS一直是研究的重点
相比之下，诸如
Verilog
、VHDL、System
Verilog
等低层次语言，通常用来描述时钟周期精确（cycle-accur
Tiger-Li
·
2020-08-22 10:41
FPGA
Verilog
实现毫秒级计时器(秒表)
Verilog
实现毫秒级计时器(秒表)功能描述使用
Verilog
语言在Nexys3开发板上实现一个毫秒精度的计时器。计时器从0.000s开始计时到9.999s，然后重头开始计时，如此往复。
iteye_5971
·
2020-08-22 10:58
硬件编程
国外FPGA优秀文章
软件编程的思想根深蒂固，看到
Verilog
或者VH
iteye_17686
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2020-08-22 10:54
开发工具
嵌入式
c/c++
同步复位和异步复位的比较
用
Verilog
描述如下：always@(posedgeclk)beginif(!Rst_n)...end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。
iteye_21199
·
2020-08-22 10:54
7-1
Verilog
计时器
使用工具：XilinxISE14.7使用
Verilog
实现秒表计时器在设计秒表计时器中涉及到了计时器使能信号（start，stop和inc（手动增加数位））以及计时器数据增大进位的设计计时器的使能信号使用了状态机来控制方便从开始状态到暂停状态以及从暂停到继续状态的转换计时器数据的操作使用了
hyhop150
·
2020-08-22 10:50
Verilog成长记
verilog
语法笔记
verilog
语法和C语言差别很大，记下笔记以免经常出错2019-12-181.wire类型不能使用=，例如'define,'ifdef,`timescale等'defineWIDTH8;(错误，不能加
hejiahaodezhanghu
·
2020-08-22 10:39
FPGA
【精】
Verilog
语言缩写规范
Verilog
语言缩写规范1.缩写目的信号(或变量或者常量，以下统一为信号)缩写有利于减少代码长度，减少书写错误，使代码更简洁美观，但是不规范的缩写则会导致易读性降低，因此需要对
Verilog
语言中缩写进行规范
heartdreamplus
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2020-08-22 10:38
FPGA 原语 怎么找
altera的在quartus界面的help--help_topics--primitives里xilinx的在vivado界面的tools--language_templates--
verilog
--
gaoxcv
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2020-08-22 09:25
fpga原理
system
verilog
（四）数组、结构体、联合体__数组
1.非压缩数组1）
verilog
非压缩数组限制一次只能访问一个元素，或者一个元素的一位或部分位，试图访问多个元素是错误的。各个数组元素是独立存储的。
dxz44444
·
2020-08-22 09:42
System
Verilog学习笔记
FPGA分频电路实现（奇数，偶数，小数半分频，任意分频）
blog.csdn.net/weixin_43950612/article/details/104687942（简介明了，奇数，偶数，小数，任意分频）http://www.myexception.cn/
verilog
dxz44444
·
2020-08-22 09:24
FPGA经典设计
system
verilog
(二）数据类型
首先
verilog
-1995中有两种基本数据类型：变量和线网(有四种取值，0，1，z，x）变量可以是（所有存储都是静态的）单比特或多比特的无符号数（reg[7:0]m)32bit的有符号数（integer
人无再少年97
·
2020-08-22 09:18
systemverilog
system
verilog
(九） 功能覆盖率
功能覆盖率：用来衡量哪些设计特征已经被测试程序测试过的一个指标首要的选择是使用更多的种子来运行现有的测试程序；其次是建立新的约束，只有在确实需要的时候才会求助于定向测试（1）通过改变随机种子，就可以反复运行同一个随机测试平台来产生新的激励；每次仿真都会产生一个带有覆盖率信息的数据库，将这些信息合并在一起可以得到功能覆盖率。（2）如果覆盖率增速减缓，需要添加额外的约束来产生更多的激励；当覆盖率稳定下
人无再少年97
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2020-08-22 09:18
systemverilog
蜂鸟E203(二）如何运行
Verilog
仿真测试平台
从github下载蜂鸟E203如下所示（github上仅提供E203源代码）：riscv/riscv-tools在（一）已经在eclipse中配置完成。risc-vtools包含：（1）GCC(GNUCcompile）（2）C运行库（3）Binutils（4）GDB以及Openocd（其中在使用git的过程中，一般我们总会有些文件无需纳入git的管理，也不希望它们总出现在未跟踪文件列表，这些文件通
人无再少年97
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2020-08-22 09:44
蜂鸟E203
verdi工具的使用
而这两个系统调用并不是
Verilog
中规定的，是Verdi以pli(ProgrammingLanguageInterface)的方式实现的。这就需要让vcs编
人无再少年97
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2020-08-22 09:44
VCS
glitch-free的两个时钟切换电路
这个时钟切换电路是一个纯组合逻辑，输出时钟（OUTCLOCK）由选择信号（SELECT）控制，当SELECT为1时输出CLK1，反之，输出CLK0.看似很简单，实现了时钟的切换，实则存在着很大的隐患，如下图所示：对上图的
Verilog
bleauchat
·
2020-08-22 09:43
verilog基础
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