新芯时代
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个人总结的 Verilog 代码可综合准则

（1）不使用 initial；

（2）不使用 #10；

（3）不使用循环次数不确定的循环语句，如 forever、while 等；

（4）不使用用户自定义原语 UDF；

（5）尽量使用同步的方式设计电路；

（6

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