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#Verilog
在FPGA中使用
Verilog
实现I2C通信
马虎不得的，特别是起始和停止的条件，起始必须要时钟线SCL为高电平时数据线SDA拉低；而停止时必须要时钟线SCL为高电平时数据线SDA拉高；中间的数据的每一位传送都是必须要求在时钟线SCL为高定平时完成；
Verilog
HDL
xazzh
·
2020-08-16 18:22
FPGA
Verilog
数字集成电路设计
IIC（I2C)总线 FPGA
Verilog
HDL
IIC（I2C)总线FPGA
Verilog
HDL配置文件：根据具体的IIC设备改一下时钟频率就可以产生正确的时钟波形`defineSYS_CLK50_000_000`defineSCL_CLK400_000
那是一段痛苦的记忆
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2020-08-16 18:41
verilog
总线
IIC
I2C
FPGA
Verilog
IIC通信实验笔记
WritebyGianttank我实验的是AT24C08的单字节读，单字节写，页读和页写，在高于3.3V系统中他的通信速率最高400KHZ的，我实验里用的是100KHZ的速率。图1是硬件原理图图1图2图2是器件地址，我的原理图是A2接高。IIC通信协议中要注意的地方：1.当时钟线SCL高电平时，如果把数据线SDA从高电平拉到低电平，则表示通信开始（START）；如果把数据线SDA从低电平拉到高电平
weixin_33851604
·
2020-08-16 18:59
单字节读写I2C的
verilog
实现
本设计用
verilog
实现了一个简单的I2C协议，实现功能为往固定地址先写入一个字节，然后再读出该字节。
weixin_30929295
·
2020-08-16 18:28
项目中两个
verilog
代码设计技巧
今天写两个项目中用到的两个代码设计技巧！技巧一：当某信号出现下降沿时，输出一个clk时钟周期的高电平使能信号，程序代码如下：assignf_in_edge=(~f_in_m)&f_in_n;//productingoneperiodnegedgesingnalalways@(posedgesys_clkornegedgerst_n)begin//toproductoneperiodnegedges
weixin_30808253
·
2020-08-16 18:27
用
verilog
实现串行信号转8bit并行信号
verilog
代码：moduledeserialize(inputrst,clk,din,outputreg[7:0]dout);reg[
summer_awn
·
2020-08-16 17:38
verilog
verilog
fpga
关于串并转换的
VERILOG
代码
关于串并转换的
VERILOG
代码关于串并转换的
VERILOG
代码设计题目:8位数据总线,能实现串行数据到8位并行数据的转换,以及8位并行数据到串行数据的转换.具体是哪种转换由sp控制端决定,当sp=1时
springone
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2020-08-16 17:34
IC/FPGA
IIC协议的
Verilog
代码(1）——主机写模块开发
Verilog
代码//ModuleName:IICWrite//Author:YangChengYu//Date:2020/4/21//==================defines========
杨少侠qy
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2020-08-16 17:29
FPGA基础
FPGA学习之路—应用程序—原码二位乘法器及
Verilog
代码分析
FPGA学习之路——原码二位乘法器及
Verilog
代码分析原理原码乘法可以分为原码一位乘和原码二位乘，两者在实现规则上大同小异。原码一位乘每次判断乘数的最低位，对被乘数和部分积进行相应操作。
XDU_David
·
2020-08-16 17:57
Verilog_demo
verilog
ALU加减运算电路
用
verilog
写一个简单的ALU加减运算电路，能对四位二进制的数据进行处理，功能控制位为M，M为四位，高位到低位分别为M3、M2、M1、M0，四位选择0或1组合起来不同组合对应不同功能，功能表如下：M3M2M1M0
qq_21456825
·
2020-08-16 17:13
I2C
Verilog
的实现（一）
TestBench程序`timescale1ns/1psmoduletest(sda);regscl;inoutsda;regsda_out;wiresda_in;reg[7:0]data;regstart_flag,stop_flag;assignsda=sda_out?1'bz:1'b0;assignsda_in=sda;pullup(sda);I2CTESTtestmine(.SDA(sda
Phenixyf
·
2020-08-16 17:38
FPGA
I2C
Verilog
的实现（二）
1.起始结束信号的判断//---------------------------------------------//start,stopconditionjudgement//---------------------------------------------wirestart,stop;regsda1,sda2;regsda11;always@(posedgeSCL)//触发器1sda
Phenixyf
·
2020-08-16 17:37
FPGA
Verilog
中关于总线的代码
书第271页1。n位寄存器代码：moduleregn(R,Rin,clk,Q);//Rin含义：若Rin=1，则组成寄存器的n个触发器被来自于输入信号R的n个数位加载，否则这n个触发器保持当前数据不变。parametern=8;input[n-1:0]R;inputRin,clk;output[n-1:0]regQ;always@(posedgeclk)if(Rin)Q1;k=k-1)Q[k]<=
mikiah
·
2020-08-16 17:33
verilog
LocalBUS总线读写寄存器的
Verilog
代码实现（一）
LocalBUS总线读写寄存器的
Verilog
代码实现（一）应用背景注意事项应用背景在FPGA内部，经常需要实现一些寄存器功能，这些寄存器可以通过外部的localbus并行总线或其它串行总线来访问。
malcolm_110
·
2020-08-16 17:32
FPGA
对
Verilog
初学者比较有用的整理(转自它处)
*********************************************************************************************************************作者:Ian11122840时间:2010-9-2709:04**标题:菜鸟做设计必看！有关如何做设计的整体思路，以及能否综合的笔记**所谓综合，就是把描述语言转化成
lcyapi
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2020-08-16 17:54
基于有限状态机的8位RISC CPU的
Verilog
实现
8位RISCCPU的
Verilog
实现文章目录8位RISCCPU的
Verilog
实现一.设计需求二.硬件组成2.1存储器2.1.1ROM2.2.2RAM2.2CPU2.2.1PC2.2.2累加器2.2.3
_TFboy
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2020-08-16 17:53
项目实践
使用
Verilog
HDL语言实现4位超前进位加法器
1.2真值表1.3逻辑表达式S=A^BC=A&B1.4
Verilog
实现modulehalf_adder(inputa,inputb,outputsum,outputc_out);assignsum=a
bleauchat
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2020-08-16 17:06
verilog基础
用ModelSim、Mars和
Verilog
做计算机组成原理CPU实验注意事项
4.
Verilog
基本语法。对着基本模块的
verilog
实现看，既讲解
verilog
基本语法，又
WhuCS_B701
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2020-08-16 17:30
关于
Verilog
HDL生成的锁存器
总是会遇到有写文档中提到，不要生成锁存器。问题是一：什么叫锁存器二：为什么不要生成锁存器三：如何避免生成锁存器好，现在就这三个问题，一一做出解答一什么叫锁存器锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制其与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解
Chauncey_wu
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2020-08-16 17:51
verilog
FPGA学习之路—应用程序—基于
Verilog
设计单总线8位ALU
FPGA学习之路——基于
Verilog
设计单总线8位ALU定义ALU(arithmeticandlogicunit)算术逻辑单元，简称ALU，是计算机的数学运算核心，也就是负责运算的组件，如将两个数相减或者做逻辑运算等
XDU_David
·
2020-08-16 17:40
Verilog_demo
HDLBits心得总结(1)_
Verilog
Language_Basics
HDLBits_
Verilog
Language_Basics心得总结HDLBits链接WireUnlikephysicalwires,wires(andothersignals)in
Verilog
aredirectional.Thismeansinformationflowsinonlyonedirection
XDU_David
·
2020-08-16 17:40
verilog
FPGA学习之路—接口（2）—I2C协议详解+
Verilog
源码分析
FPGA学习之路——I2C协议详解+
Verilog
源码分析定义I2CBus(Inter-IntegratedCircuitBus)最早是由Philips半导体（现被NXP收购）开发的两线时串行总线，常用于微控制器与外设之间的连接
XDU_David
·
2020-08-16 17:40
FPGA
Verilog
三种调用模块方式
Verilog
三种调用模块方式1.把参数设置为一个端口子模块：moduleled2(inputClk,inputRst_n,input[15:0]Cnt_max,outputregled);top模块例化
奔跑的技工z
·
2020-08-16 16:01
quartus
Verilog
实现康威生命游戏机
在一个二维的棋盘上，每个格子有存活（1）和死亡（0）两种状态。在每个时间周期，每个格子会根据他的8个邻居来决定自己下一个周期的状态：0-1个邻居：人口稀少，死亡（0）；2个邻居：保持原状态；3个邻居：繁衍（1）；4+个邻居：人口过多，死亡（0）；这个游戏原来是设计在一个无限的网格里，但是在这个电路中，我们设计为1616的网格，为了让这次练习更有趣，我们把网格边界拓扑环绕到对立的另一边。举个例子，（
无信号
·
2020-08-16 16:47
ic
IC设计，
verilog
学习链接
针对C语言编程者的
Verilog
开发指南实例fromhttp://news.zfa.cn/indexpage/zzym/zzym.jsp?
weixin_33943836
·
2020-08-16 16:20
Verilog
HDL 程序的优劣判断指标
引用了Xilinx大学计划中关于程序优劣指标的描述
Verilog
HDL程序设计首要指标是功能的完备性，达到设计要求，这是任何设计都必须完成的。
Jakcia
·
2020-08-16 13:23
HDL
用VHDL编写testbench激励文件
最近在做nandflash的擦写，要用VHDL编写激励文件做仿真，之前一直用的
Verilog
，现在总结如何用VHDL语言编写testbench。
Jakcia
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2020-08-16 13:23
HDL
2021vivo数字IC提前批笔试题
下列功耗措施哪个可以降低峰值功耗A.PowerGatingB.大幅度提高HVT比例C.静态模块级ClockGatingD.MemoryShutDown网上说法不一，贴牛客网的链接吧，下列功耗措施哪个可以降低峰值功耗
verilog
TP切假腿，一级冲泉水
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2020-08-16 11:00
面试
基2频率抽取实现FFT的
Verilog
程序
这里以一个8点FFT设计为例作为介绍，整体电路架构如下图（可点击放大看），实现了一个数据串行输入，结果并行输出的FFT算法（data_in_real为输入值的实部，data_in_img为虚部）：上图架构是不是跟8点基2频率抽取FFT算法的蝶形运算框图（如下图）很相像：因此结果很明了，最右边第一个模块one_stage_1实现第一级输出的4个蝶形运算，每个对应的蝶形运算如下：这四个蝶形运算对应输出
长弓的坚持
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2020-08-16 10:02
数字信号处理
Nc
verilog
的一些经验
Nc
verilog
的一些经验0推荐1.
Verilog
和Nc
verilog
命令使用库文件或库目录ex).nc
verilog
-frun.f-vlib/lib.v-ylib2+libext+.v//一般编译文件在
sy911568
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2020-08-16 08:28
计算机组成原理｜多功能ALU设计实验
多功能ALU设计实验一、实验目的与要求实验目的：（1）学习多功能ALU的工作原理，掌握运算器的设计方法（2）掌握运用
Verilog
HDL进行行为描述与建模的技巧和方法实验要求：本实验要求设计一个具有8种运算功能的
无限遐想计划
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2020-08-16 08:13
计算机组成原理
ALu
VHDL和
Verilog
HDL的区别
HDL特别是
Verilog
HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。
Chen_hyer
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2020-08-16 07:45
HDL
基2时间抽取FFT算法
verilog
代码编写全过程（128点，流水线结构）
说在前面FPGA新手想锻炼和督促一下自己，记录自己完成自己第一个
verilog
万行代码的工程的过程，就打算写这篇博客，边写代码边写博客。对比卡耐基梅隆大学提供的的
verilog
代码进行优化。
在外要匿名
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2020-08-16 06:28
基-2 16点fft的
verilog
实现
本文是采用输入8位数据，输出8位数据的16点fft实现，旋转因子采用8位rom存储，分为cos和sin2个rom存储；输入数据以及每一级的输出数据采用8位的ram进行存储，分为实部和虚部进行存储。采用顺序输入，那么输出则为倒序。生成rom，可先在matlab中，计算出cos和sin的值，然后写入coe文件，再由ip核生成，具体过程自行百度，懒得百度的话，可以发我的邮箱来获得具体的程序。因为本文采用
juniorofMFC
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2020-08-16 06:00
基2时抽8点FFT的matlab实现流程及FFT的内部机理
前言本来想用
verilog
描述FFT算法，虽然是8点的FFT算法，但写出来的资源用量及时延也不比调用FFTIP的好，还是老实调IP吧，了解内部机理即可，无需重复发明轮子。
weixin_30361753
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2020-08-16 05:02
Verilog
中定义存储器
reg[7:0]mem[0:255];
Verilog
中含有用户自己定义存储区的语句，如上述语句，定义的意思为reg[7:0]mem[0];reg[7:0]mem[1];reg[7:0]mem[2];reg
zpc0212
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2020-08-16 04:28
FPGA
Verilog
中的阻塞非阻塞赋值，时序电路组合电路如何描述
文章目录阻塞赋值与非阻塞赋值的区别如何描述组合逻辑电路和时序逻辑电路避免产生锁存器电路小结本文只讨论可综合电路，initial语句块不在本文讨论范围中。本文不着重详述阻塞赋值与非阻塞赋值的区别，而是从电路设计的角度确定赋值方法。即先考虑自己想要实现的是组合逻辑还是组合逻辑，然后再判断用阻塞赋值还是非阻塞赋值。阻塞赋值与非阻塞赋值的区别只有在always语句块中才需要讨论阻塞赋值与非阻塞赋值的区别。
yuzhong_沐阳
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2020-08-16 04:10
数字电路设计
阻塞赋值和非阻塞赋值
在always语句块中，
verilog
语言支持两种类型的赋值：阻塞赋值和非阻塞赋值。阻塞赋值使用“=”语句；非阻塞赋值使用“<=”语句。
无风
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2020-08-16 04:06
FPGA学习
基于FPGA的流水灯实现
还记得上次玩FPGA是在两年之前，现在用
Verilog
硬件描述有些许生疏了。为了再次捡起以前的技术，决定从最基础学起。废话不多说，贴出
Verilog
实现流水灯的代码。
zhengshanlew
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2020-08-16 04:34
基于ZYNQ的SD卡的访问
那么这篇文章我们将讲解使用API函数来进行SD卡的读写，当然使用纯FPGA写
Verilog
也是可以读写SD卡，遵循SPI协议，后面的文章我们会进行相应的介绍，这篇文章先来讲解简单的
朽月
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2020-08-16 04:23
FPGA
DDS的
verilog
实现个人总结
先说说DDS算法的基本原理：DDS是直接式数字频率合成的简称。它在无线通信系统实现中是一门关键技术。其实，DDS在FPGA中的实现方法说白了就是在定义好的ROM数据中寻址并找到该地址对应的波形数据。在系统参考时钟的驱动下，通过控制频率控制字来驱动相位累加寄存器数值的变化，从而是在ROM中寻址并找到对应数据，最后输出为波形数据。其中，在每一个系统时钟脉冲来临时，相位累加寄存器都会相应叠加一次频率控制
bluetiger6
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2020-08-16 04:28
fpga
Verilog
实现同步FIFO
这篇博文记录一下这两天折腾的同步FIFO，大多时候我们使用FIFO都是直接例化IP，最近刚好有位大佬级别的师兄要自己写一个异步FIFO。我想着我也玩玩吧，于是就有重最简单的同步FIFO开始写起，第一次写对于FIFO没有什么概念，仅仅是停留在Firstinfirstout的理解。前几看来一篇关于FIFO深度计算的博文，让自己对FIFO有了更深刻的理解。相较于firstinfirstout更深入的理解
winson_c
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2020-08-16 03:09
Verilog
中阻塞与非阻塞赋值——学习笔记1
**阻塞赋值与非阻塞赋值的比较（RTL，时序图分析）**1、阻塞赋值（“=”）指在进程语句（initial和always）中，当前的赋值语句会阻断其后语句的正常执行，后面的语句必须等到当前的赋值语句执行完毕才能执行。2、非阻塞赋值（“<=”）指在进程语句（initial和always）中，当前的赋值语句不会阻断其后语句的正常执行。3、下列几个代码风格，可以为解决在综合后仿真中出现绝大多数的冒险竞争
Eagle_gqs
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2020-08-16 03:59
FPGA
Verilog
FPGA中同步FIFO与异步FIFO的设计思路与
Verilog
代码实现
FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。一、同步FIFO的实现网上看了很多同步FIFO的实现代码，大多都比较长，这里提供一种简易的实现方式，非常适合在考
InspireHH
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2020-08-16 03:49
FPGA
程序人生
流水灯循环显示
0.5s循环点亮,1-2-3-4-3-2-1，假设高电平状态下流水灯点亮，初始值led=1000设计架构需要计数500_000_000/20=25000_000次，由于仿真时间较长，将计数值改为10代码设计
verilog
xxgyh
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2020-08-16 03:06
fpga实战小项目
verilog
基础语法
顺序块：块中的语句按从前到后一条接一条执行begin...end并行块：块中的语句同时开始执行fork...joinrepeat循环：一个存储器的初始化也可以用repeatreg[7:0]mem[3:0];initialbegini=0;repeat(4)beginmem[i]=0;i=i+1;endendforever循环：表示永远循环，直到仿真结束,与always的区别是，forever必须在
xxgyh
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2020-08-16 03:35
fpga笔记
verilog
传参
参数传递的三种办法1.参数传递方法1moduletrans#(parameterpara1=50,para2=80)(inputclk,inputrst_n);...endmodule//例化传参...transtrans#(.para1(20),.para2(30))(.clk(clk),.rst_n(rst_n));...2.参数传递方法2moduletrans(inputclk,inputr
xxgyh
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2020-08-16 03:35
fpga笔记
SDRAM 控制器
Verilog
HDL by Lion A
SDRAM控制器
Verilog
HDLmodulesdram_controller(/*HOSTINTERFACE*/wr_addr,wr_data,wr_enable,rd_addr,rd_data,rd_ready
那是一段痛苦的记忆
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2020-08-16 03:15
verilog
Hardware ---SDRAM控制器
使用说明SDRAM初始化代码说明：sdr.v:SDRAM模型sdram_init.v初始化SDRAM控制器sdram_init_tb.v初始化测试文件仿真时令：i
verilog
-owave_sdram_initsdr.vsdram_init.vsdram_init_tb.vvvpwave_sdram_initgtkwavesdram_init_tb.vcdSDRAM
Guardian_Bud
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2020-08-16 03:05
硬件原理
HDL硬件描述语言
基于FPGA和Arduino的小游戏设计
实物图目录一、总体设计方案…11.1总体功能介绍…11.2设计原理…11.3
Verilog
HDL程序代码设计及功能介绍…51.4总体电路图…6二、功能仿真及分析…7三、功能测试及分析…8四、结论…154.1
WillChan_
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2020-08-16 03:21
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