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#Verilog
重温FPGA设计之led控制循环流水
verilog
实现
1.题目2.源码//*********************************************************************************//ProjectName:LED_Control//Email:
[email protected]
//Website:https://home.cnblogs.com/u/hqz68///CreateTime:201
宏强子
·
2020-08-16 03:42
重温FPGA
Verilog
设计一个秒脉冲发生器（FPGA)
本文提供用
Verilog
设计秒脉冲发生器的代码，且在Basys2开发板上验证通过，本代码产生的脉冲周期为1s，可通过改变if语句中的m的判定值来改变脉冲周期。
使弓弦
·
2020-08-16 03:33
Verilog
Verilog
秒脉冲
FPGA
[参]基于FPGA的DDS实现
[参]基于FPGA的DDS实现基本参照http://www.eetree.io/doc/stepfpgadds20k
verilog
基本语法https://blog.csdn.net/zhangshuaiisme
AdelaideLiu
·
2020-08-16 03:28
本科毕设
Verilog
中阻塞赋值与非阻塞赋值的区别
内容简介：IEEE
Verilog
标准中提供了阻塞赋值和非阻塞赋值两种赋值方式，二者的执行过程如下：1.阻塞赋值(=)：阻塞赋值操作实质上是一次性连续完成的，即计算等号右边变量(或表达式)的值(RHS)并立即赋值给等号左边的变量
田野麦子
·
2020-08-16 03:27
FPGA相关
组合逻辑建模时应使用阻塞赋值语句
个人认为在
verilog
中，由与或非门逻辑运算组成的就是组合逻辑。但是组合逻辑什么时候输出就不是组合逻辑含义的范畴了2、组合逻辑部件有哪些？
weixin_34384681
·
2020-08-16 03:03
FPGA实战操作(1) -- SDRAM（
Verilog
实现）
对SDRAM基本概念的介绍以及芯片手册说明，请参考上一篇文章SDRAM操作说明。1.说明如图所示为状态机的简化图示，过程大概可以描述为：SDRAM（IS42S16320D）上电初始化完成后，进入“空闲”状态，此时一直监控外部控制模块给予的控制信号。初始化完成后，外部定时器开始定时，定时周期为SDRAM刷新周期（7.7us），一旦计数到刷新周期后，向状态机发送auto_ref_req（自动刷新请求）
weixin_30894583
·
2020-08-16 02:18
[转载]
Verilog
阻塞与非阻塞赋值使用要点
Verilog
阻塞与非阻塞赋值使用要点越是看似简单、经常接触的。我们越是不知其所以然。这就是我写本文的原因。
weixin_30791095
·
2020-08-16 02:37
Quartus II 中
Verilog
常见警告/错误汇总
Verilog
常见错误汇总1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因:vectorsourcefile中时钟敏感信号
weixin_30627341
·
2020-08-16 02:20
基于PWM的呼吸灯设计(
Verilog
版)
moduleBreath_Led(clk,rst,led);inputclk,rst;outputregled;reg[19:0]count;reg[19:0]duty_cycle;always@(posedgeclk)beginif(!rst)beginled1'b1)beginduty_cycle<=duty_cycle-15'd9990;flag<=1'b1;endelsebeginduty
weixin_30512785
·
2020-08-16 02:07
VGA控制的
verilog
模块设计
VGA接口是一种最常见的显示屏接口，其时序与控制都比较简单。1.VGA接口VGA只需要三个接口：R：红色深度值G：绿色深度值B：黄色深度值HS：行同步VS：场同步下图是zynq7000开发板上的VGA接口原理图。2.VGA时序显示器的逐行扫描方式如下图所示，由屏幕左上方出发逐行向右下方扫描。扫描一行的频率为行频率，扫完一帧的频率为场频率。屏幕的自我刷新频率即场频率，常见为60Hz，行频为31.5K
weixin_30486037
·
2020-08-16 02:06
采用DDS设计信号发生器
②用
Verilog
HDL进行建模和模拟仿真，再利用FPGA进行实现D/A转换。③下载到DE0板上利用VGA端口的一个四位孔进行A/D转换显示在示波器上。二、
weixin_30340617
·
2020-08-16 02:22
FPGA基础入门篇（九）使用
Verilog
实现 LED 呼吸灯效果
FPGA基础入门篇（九）使用
Verilog
实现LED呼吸灯效果呼吸灯为常见的数字IC设计案例，也比较简单，主要是关于呼吸灯的原理需要理解。
摆渡沧桑
·
2020-08-16 02:03
数字IC设计-FPGA
SDRAM控制模块图
在我们详细讲解完成后会给出详细包含0V7670+SDRAM控制时序的
Verilog
代码。2在我们的整个SDRA
一苇度湖
·
2020-08-16 02:38
FPGA学习之路
ALTERA FIFO 读写
verilog
代码
ALTERAFIFO读写
verilog
代码FIFO，在FPGA中是一种非常基本，使用非常广泛的模块。
Luchang-Li
·
2020-08-16 02:32
FPGA
Verilog
实现VGA显示控制器
Verilog
实现VGA显示控制器具体原理就不详细讲了，这里给出完整的代码以及Nexys3开发板的引脚文件。
#JerryLee#
·
2020-08-16 02:14
【Verilog】
Verilog
阻塞赋值与非阻塞赋值
verilog
设计进阶时间：2014年5月6日星期二主要收获：1.阻塞赋值与非阻塞赋值；2.代码测试；3.组合逻辑电路和时序逻辑电路。
被称为L的男人
·
2020-08-16 02:52
FPGA
Verilog
Verilog
的I2C实现
I2C的
Verilog
实现有几个需要注意的地方：SDA是双向口,在
Verilog
中应声明为inoutsda;这里就涉及到了inout口的使用方式assignsda=(link_write)?
sam-X
·
2020-08-16 01:50
FPGA
用
Verilog
通过DDS合成正弦波信号
用
Verilog
通过DDS合成正弦波信号转自：http://bbs.elecfans.com/jishu_421844_1_1.html主要原理：DDS：直接数字合成，正弦波0-2pi周期内，相位到幅度是一一对应的
大写的ZDQ
·
2020-08-16 01:45
verilog
verilog
中的阻塞赋值与非阻塞赋值详解
网上看到的觉得不错分享下组合逻辑的always模块中使用阻塞赋值；时序逻辑的always模块中使用非阻塞赋值；可以这样理解，组合中计算马上赋值，时序逻辑中上升沿计算，下降沿赋值关键是组合逻辑中是实时变化的，而时序逻辑中一个cycle才变化一次比如：always@(aorb)beginc=a+b;endalways@(posedgeclk)beginif(rst)c<=0;elsec<=a+b;en
帕斯酱瞄
·
2020-08-16 01:05
Hardware
仿真镁光DDR2的
verilog
模型时的一些注意问题
前些日子用ise的ddr2的ip核联合modulsim仿真镁光的ddr2的
verilog
模型，但是总是编译会报错。后来看了一下镁光下载过来的文件中有说明，和大家分享一下，希望有帮助。
taiyangshenniao
·
2020-08-16 01:58
阻塞(=)和非阻塞赋值(
就知道在
Verilog
HDL中阻塞赋值"="和非阻塞赋值"<="有着很大的不同。
sysu_strange
·
2020-08-16 01:54
Verilog
Verilog
阻塞赋值（=）与非阻塞赋值（＜=）的区别
阻塞赋值（=）always@()begin//阻塞赋值语句1//阻塞赋值语句2...end而阻塞赋值语句在每个右端表达式计算完后，立即赋给左端变量，即赋值语句LHS1=RHS1执行完后LHS1是立即更新的，同时只有LHS1=RHS1执行完后才可执行语句LHS2=RHS2,依次类推。前一条语句的执行结果直接影响到后面语句的执行结果。非阻塞赋值always@()begin//非阻塞赋值语句1//非阻塞
莹纱
·
2020-08-16 01:06
SDRAM控制器
SDRAM控制器博主上一篇介绍了一些SDRAM的基本原理是否有必要学习使用纯
Verilog
写一个SDRAM控制器，接下来记录SDRAM控制器的工作原理。首先是上电初始化。
shunfa888
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2020-08-16 01:50
呼吸灯
verilog
实现
实现流程1：呼吸灯分为两个部分，一个部分是由亮变暗，一个部分是由暗变亮，2：当由亮变暗，也就是：首先，占空比100%为零，然后，占空比99%为零，1%为1；等于占空比100%然后，占空比98%为零，2%为1；等于占空比100%。。。。。。。。。。。。。。。。然后，占空比2%为零，98%为1；等于占空比100%然后，占空比1%为零，99%为1；等于占空比100%3：当由暗变亮，也就是：首先，占空比1
zzyaoguai
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2020-08-16 01:46
FPGA编程
FPGA
仿真
FIFO 同步、异步以及
Verilog
代码实现
FIFO很重要，之前参加的各类电子公司的逻辑设计的笔试几乎都会考到。FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。FIFO一般用于不同时钟域之间的数据传输，比
sdvch
·
2020-08-16 01:25
FPGA
FPGA控制LED流水灯
2、扩展：在Vivado中编写
verilog
代码，通过控制两个拨码开关，实现16个L
E-Ma
·
2020-08-16 01:47
中值滤波算法的
Verilog
实现
中值滤波法是一种非线性平滑技术，它将每一像素点的灰度值设置为该点某邻域窗口内的所有像素点灰度值的中值.中值滤波是基于排序统计理论的一种能有效抑制噪声的非线性信号处理技术，中值滤波的基本原理是把数字图像或数字序列中一点的值用该点的一个邻域中各点值的中值代替，让周围的像素值接近的真实值，从而消除孤立的噪声点。方法是用某种结构的二维滑动模板，将板内像素按照像素值的大小进行排序，生成单调上升（或下降）的为
里程。。
·
2020-08-16 01:06
基于
verilog
的处理器设计之寄存器堆
该寄存器堆是CPU中多个寄存器组成的阵列，由32个32位的寄存器构成，两个读数据口(Ra->BusARb->BusB),一个写数据口(Rw->BusW),写数据受使能信号Wen控制，在时钟的下降沿有效第一种实现方法,代码如下moduleD_FF(inputclk,input[4:0]Ra,input[4:0]Rb,input[4:0]Rw,inputWen,output[31:0]BusA,out
里程。。
·
2020-08-16 01:35
基于
verilog
的单周期处理器设计
单周期处理器是指取指译码等操作在一个时钟周期内完成。本单周期处理器支持R型指令add,addu,sub,subu,slt,sltu;I型指令ori,lw,sw,beq,bne,移位指令sll,srl,sra指令;J型指令的J指令和Jr指令。单周期处理器设计包括两大部分设计,一个是控制部件的设计,另一个是数据通路的设计。设计整体框图如下：顶层模块如下moduleSingleCycleCpu(clk,
里程。。
·
2020-08-16 01:35
基于
Verilog
的32位并行进位加法器设计
1、功能概述：先行进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。超前进位加法器是通过增加了一个不是十分复杂的逻辑电路来做到这点的。设二进制加法器第i位为Ai，Bi，输出为Si，进位输入为Ci，进位输出为Ci+1，则有：Si=Ai⊕Bi⊕Ci（1-1）Ci+1=Ai*Bi+AiCi+BiCi=Ai*Bi+（Ai+Bi）*Ci（1-2）
里程。。
·
2020-08-16 01:34
Verilog
中函数实例
给定深度计算位宽functionintegerclogb2(inputintegerdepth);beginfor(clogb2=0;depth>0;clogb2=clogb2+1)begindepth=depth>>1;end//clogb2=clogb2-1;//此处不减则需要在定义reg或者端口的时候减endendfunctionreg[clog2(depth)-1:0]cnt;常规函数格式
Ambitio-Roc.
·
2020-08-16 01:30
HDL语法
Verilog
数据类型
Verilog
语言中数据类型的主要目的是表示数据存储元素（如触发器中的位）和传输元素（如连接在逻辑门和顺序结构之间的导线）。变量具有什么值？
菜鸟-求指导
·
2020-08-16 01:20
Verilog
VHDL fpga_flow_led 小程序大注意
moduleflew_led(inputsys_clk,//定义系统时钟为输入inputsys_rst_n,//定义复位为输入outputreg[3:0]led//定义输出位宽为4的reg型led);reg[23:0]cnt;//定义24位的计数器0.2s/20ns至少24位byetalways@(posedgesys_clkornegedgesys_rst_n)//时钟信号上升沿或复位信号下降沿
吃面加香菜
·
2020-08-16 01:30
fpga
fpga
verilog
基于
Verilog
实现呼吸灯
时间的单位换算首先掌握秒的单位换算，这里总结一些。因为笔者目前用的大多为50MHz，所以介绍以此为例。但关于秒的转换全世界都是一样的。1MHz=1,000kHz=1,000,000Hz频率：是用单位时间内完成的周期性变化的次数，是描述周期运动频繁程度的量。因此结合以上内容，50MHz，就是说，（两个相邻时钟上升沿算一个周期）1s内有50,000,000Hz个时钟上升沿。所以一个周期有多久就可以计算
ty_xiumud
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2020-08-16 01:15
FPGA逻辑篇
FPGA中
verilog
基本用法以及仿真的初学
Verilog
基本用法在做一个项目时最好把文件夹分类设计（design）,建立工程（prj）,仿真（sim）,画图分析（doc）
Verilog
HDLH：硬件，D：设计，L：语言其中文件后缀为.v形式为:
liuchuang的爸爸
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2020-08-16 00:04
FPGA设计—贪吃蛇游戏
本设计是利用
verilog
硬件描述语言开发FPGA，在VGA接口显示屏上实现贪吃蛇游戏。
qq_37405067
·
2020-08-16 00:10
verilog
FPGA
FPGA设计-线性序列机
4.
verilog
代码：//线性序列机m
qq_37405067
·
2020-08-16 00:39
verilog
FPGA
跨时钟域信号处理(二)——异步fifo的
Verilog
实现(附同步fifo的实现)
需要回答几个问题：1.什么是异步FIFO，异步FIFO有什么功能？跨时钟域的数据交换，防止亚稳态。2.在产生写满与读空信号时需要进行跨时钟域如何做的，且如何能正确指示空满状态？寄存器打两拍+格雷码。格雷码的具体作用1。写读的地址是用二进制表示的，只是在将地址同步到对方的时钟域下得时候才会变成格雷码，因为格雷码相邻只有1位不同，即使在同步过程中同步错误，例如000->001,错误的结果仅仅为将原状态
king阿金
·
2020-08-16 00:49
Verilog设计基础
经验与经典电路
Sublime与
Verilog
的不为人知的秘密
1、SublimeText3简单介绍1.1收费问题Sublime虽然名义上收费，但是官方支持无限试用，如果弹窗提示你支付，关了就好，所以等于免费。1.2兼容性Sublime支持跨平台，同时支持Windows、Linux、MacOSX等操作系统。目前使用中没有碰到过兼容性问题。1.3功能性Sublime具有漂亮的用户界面和强大的功能，例如代码缩略图，Python的插件，代码段等。还可自定义键绑定，菜
phflovelt
·
2020-08-16 00:38
#
代码编辑工具
FPGA
Verilog
编译时警告Warning (10230): truncated value with size 32 to match size of target (3)
完整警告：Warning(10230):
Verilog
HDLassignmentwarningatdigital_clock.v(75):truncatedvaluewithsize32tomatchsizeoftarget
phflovelt
·
2020-08-16 00:08
FPGA学习
#
编译仿真的错误警告
verilog
位拼接的理解
verilog
位拼接的理解//3位加法器moduleadd(a,b,c,sum);input[2:0]a,b;inputc;output[3:0]sum;assignsum=a+b+c;endmodule
anranruomeng
·
2020-08-16 00:18
FPGA
编程
一种FIFO的
Verilog
实现方法
转载自某处~~~忘了，致谢一下。做了一些小修改。模块读写是分开的，配合串口的收发是最合适不过的。经验证的串口收发见下载，普通情况下使用足够。/*---------------------rxfifo8*32--------------------------------*/reg[7:0]reg_fifo_out;regrx_reg_fifo_empty,rx_reg_fifo_full;reg[
同年纪_
·
2020-08-16 00:04
Verilog
异步FIFO同步化设计
代码为《
Verilog
HDL高级数字设计（第二版）》中的代码，不过中文版其中有些代码缺失，因此又请教了大神。之后把关于信号同步化的异步FIFO设计指导写了下来，感觉可能会用得到。
moon9999
·
2020-08-16 00:13
verilog
呼吸灯原理简介 + FPGA实现呼吸灯
本文简要介绍一下呼吸灯的原理，最后附上FPGA的呼吸灯
Verilog
HDL代码。希望能给各位读者些许帮助。呼吸灯的效果是灯逐渐由暗变亮再逐渐由亮变暗周而复始像人在呼吸一样。
维多小子
·
2020-08-16 00:09
单片机
9.FPGA_
Verilog
流水呼吸灯
功能：使呼吸灯达到流水的效果描述：定义一个3位计数器，计前8次“呼”和“吸”过程的次数每一个“呼”和“吸”的过程组合为一组，通过每一组”呼吸”使led达到移位的效果。代码：moduleliushui_breath_led(inputwiresclk,inputwirerst_n,outputreg[3:0]led);parametermax_us=49;parametermax_ms=999;pa
maple_leaf_2
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2020-08-16 00:52
8.FPGA_
Verilog
呼吸灯
功能：使led灯由亮灭到亮，由亮到灭描述：定义cnt_us,cnt_ms,cnt_s三个计数器通过cnt_ms和cnt_s比较来调节占空比定义flag信号，实现等的亮灭反转代码：modulebreath_led(inputwiresclk,inputwirerst_n,outputreg[3:0]led);parametermax_us=49;parametermax_ms=999;paramet
maple_leaf_2
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2020-08-16 00:21
循环冗余校验（CRC）之
verilog
实现
有一个网站在这一方面做的特别好，直接生成代码。链接：http://www.easics.com/webtools/crctool循环冗余校验，也称为CRC检验，这是一个很常见的，很成熟的算法。该算法的理解很简单，随便用百度百科一搜，然后花半个小时估计就能完全理解了。这篇博文描述：怎么实现硬件并行的CRC计算。主要的参数为：1.生成多项式，在不同的协议中有不同的生成多项式，一般这些多项式都是确定的。
Bryan_NJ
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2020-08-15 23:37
FPGA
开平方的
verilog
代码
目录1.逐次逼近算法描述2.
Verilog
实现3.Testbench编写1.逐次逼近算法描述逐次逼近算法流程如图1所示，首先数据输入data[7:0]，接着设置实验值D_z[3:0]和确定值D_q[3:
Bryan_NJ
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2020-08-15 23:36
FPGA
平方根
[TOOLS] 解决Verdi 无法打开部分波形
使用Verdidumpwaveform经常会遇到部分信号无法打开，可尝试一下办法：1.查看filelist中是否加入-v，如果加入-v则把他删除；-vfilenameSpecifiesa
Verilog
libraryfile.VCSlooksinthisfilefordefinitionsofthemoduleandUDPinstancesthatVCSfoundinyoursourcecode
lbt_dvshare
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2020-08-15 23:00
tools
使用ModelSim进行时序仿真
一、准备工作首先需要EDA综合工具生成用于功能或时序仿真的网表文件（VHDL为.vho，
Verilog
为.vo），以及使用EDA仿真工具进行时序仿真时所需要的包含时序延时信息的标准延时格式输出文件（.sdo
jackinzhou
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2020-08-15 23:04
ModelSim
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