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#Verilog
Verilog
学习笔记——有符号数的乘法和加法
有符号数的计算在
Verilog
中是一个很重要的问题（也很容易会被忽视），在使用
Verilog
语言编写FIR滤波器时，需要涉及到有符号数的加法和乘法，在之前的程序中我把所有的输入输出和中间信号都定义成有符号数
DengFengLai123
·
2020-08-15 10:22
FPGA
Verilog
Vivado
High-Level Synthesis with LegUp
LegUpisanopensourcehigh-levelsynthesistoolbeingdevelopedattheUniversityofToronto.TheLegUpframeworkallowsresearcherstoimproveCto
Verilog
synthesiswithoutbuildinganinfrastructurefromscratch.Ourlong-termvi
changan2001
·
2020-08-15 10:17
HLS
vivado高层次综合（high-level synthesis，HLS）学习日记
我认为高层次综合还是没有纯
verilog
来的爽，虽然纯
Verilog
耗时耗力，但是设计自由度很高，再有我比较怀疑HLS到底能不能设计出最优方案，设计效率到底有多高？
hehequan
·
2020-08-15 10:24
hls心得（1）
Verilog
设计考虑很多的是存储器的使用，资源的多少。hls则主要考虑算法能否pipeline，dataflow，unroll，因此，多是用空间换时间。
Tiger-Li
·
2020-08-15 10:24
时间模块 time.strftime()方法---获取本地时间的两种方法
可进qq群进行相关
Verilog
知识交流：1073030956描述Pythontimestrftime()函数接收以时间元组，并返回以可读字符串表示的当地时间，格式由参数format决定。
悟影生
·
2020-08-15 07:26
Jupyter
notebook
FPGA在AI时代的角色
目录掌握
Verilog
FPGA设计和验证方法是AI时代系统设计师的生命线1.前言2.对FPGA产品的需求硬件性能的提升软件工具的提升生态系统3.对FPGA工程师的需求理解新任务掌握新工具抓住新机遇4.FPGA
风中少年01
·
2020-08-15 07:04
Verilog
Verilog
学习简记
这段时间，由于专业课程上的安排，学习到了
verilog
硬件描述语言，实际去用的时候会遇到比较多的问题，简单在这里记一下。
min_mmax
·
2020-08-15 07:46
学习笔记
【FPGA】
verilog
实现ALU（算数逻辑单元）
算术逻辑单元(arithmeticandlogicunit)是能实现多组算术运算和逻辑运算的组合逻辑电路，简称ALU。moduleALU(A,B,Cin,Sum,Cout,Operate,Mode);input[3:0]A,B;//twooperandsofALUinputCin;//carryinattheLSBinput[3:0]Operate;//determinef(.)ofsum=f(a
T_zty_Y
·
2020-08-15 05:18
source insight 支持
verilog
及使用技巧
->Languages->选择“
verilog
Custom”->Delete然后添加clf文件Options->Preferences...->Languages->Import..
ET___
·
2020-08-14 20:10
工具
Verilog
——if语句的优先级问题
一、有优先级的if语句if..elseif..elseif……else..语句中是有优先级的，第一个if具有最高优先级，最后一个else优先级最低。Quartus综合出的RTL图认为，最高优先级的电路靠近电路的输出，输入到输出的延时较短；最低优先级的电路远离输出端，输入到输出的延时较长。modulesingle_if_late(A,C,CTRL_is_late,Z);input[6:1]A;inp
Vuko-wxh
·
2020-08-14 14:39
#
Verilog知识专题
verilog
显示相关
Verilog
本质上也是一门高级语言，因而也提供了丰富打印信息、输出信息的系统函数。
zijiexingyu
·
2020-08-14 04:11
IC
design
assign连续赋值
一些
verilog
书上说assign用在连续型赋值的场合，摘自某书籍——“连续赋值语句用来驱动线型变量，这一线型变量必须已经事先定义过。只要输入端操作数的值发生变化，该语句就重新计算并刷新赋值结果。
yuxiaojian01
·
2020-08-14 04:27
FPGA
Timescale
'timescale是
Verilog
HDL中的一种时间尺度预编译指令，它用来定义模块仿真时的时间单位和时间精度。
yundanfengqing_nuc
·
2020-08-14 04:56
FPGA
TestBench中的timescale 时间延迟与时间精度
在
Verilog
HDL模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。
yunhuang2010
·
2020-08-14 04:56
Hardware
Verilog
之注释、关键字、模块调用
Verilog
注释
Verilog
中有两个注释方式一种是以**//**开头的语句，它表示以//开始到本行结束都属于注释语句。
yijiancmy
·
2020-08-14 04:49
Verilog
之预备知识
模拟电路：工作在模拟信号下的电子电路数字电路：工作在数字信号下的电子电路模拟信号在时间和数量上的变化都是“连续”的数字信号在时间和数量上的变化都是“离散”的迄今为止，大多数的大规模和超大规模集成电路都属于数字电路早期生产的数字集成电路逻辑功能是固定工不变的。要想改变它的逻辑功能，就必须改变内部各单元电路之间的连接，而这种连接在集成电路制作过程中已经固定下来了。PLD（ProgrammableLog
yijiancmy
·
2020-08-14 04:45
数字IC/FPGA前端设计深度入门培训课程（培训课程）
注重设计理念的讲解；老师简介：2006年电子科大毕业；数字电路前端设计从业12年；主要做视频处理相关的IP设计（H.264/H.265编解码器设计）；课程基本知识：有电子类相关专业背景，具有较强的逻辑推理能力，有C/
Verilog
yangyuf012
·
2020-08-14 04:12
用
Verilog
代码实现一个简易的SPI从机接口
SPI可以作为FPGA与其它芯片之间一种简单有效的通信方式。SPI1-什么是SPI?SPI是一个简单的接口，允许一个芯片与一个或多个其他芯片通信。看上去怎么样？让我们从一个简单的例子开始，其中只有两个芯片必须通信在一起。SPI需要在两片芯片之间使用4根线。正如您所看到的，这些线被称为SCK、MOSI、MISO和SSEL，其中一个芯片被称为SPIMASTER主芯片，而另一个芯片称为SPISLAVE。
止涯丶
·
2020-08-14 04:11
通信接口
Verilog
数据类型
作者：anekin原作网址：http://blog.sina.com.cn/s/blog_615047920100ih0k.html
Verilog
HDL有下列四种基本的值：1）0：逻辑0或“假”状态；2
xiaominthere
·
2020-08-14 04:34
自己动手制作CPU之旅
verilog
可综合语句与不可综合语句
可综合
verilog
语句（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default
xie2012302700054
·
2020-08-14 04:03
verilog
FPGA中信号的延迟
在萧大哥的博客里看到这篇博客，用VHDL写过这个，在实际的项目中经常需要将特定的信号延迟，这个是
Verilog
的学习下了。。。。
xiaph2007
·
2020-08-14 04:03
Verilog
中inout的用法（二）
芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到INOUT类型了。就是一个端口同时做输入和输出。inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。当inout端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料1使用inout类型数据,可以用如下写
长弓的坚持
·
2020-08-14 04:56
cpld的
verilog
学习
verilog
的整体结构模块的结构
verilog
的基本设计单元是“模块”（block）。
whm0077
·
2020-08-14 04:53
Verilog
【以下的语句我基本没怎么懂，在上篇里。故记下，虽然没什么逻辑，但是可以帮助我再看下去】
Verilog
HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
whm0077
·
2020-08-14 04:53
IC简化设计【001】之
Verilog
多维数组的运用
多维数组多维数组的使用一维数组举例二维数组举例三维数组举例从数组取若干BIT多维数组的使用
Verilog
-1995只允许一维数组，而
Verilog
-2001允许多维数组。
weixin_44761212
·
2020-08-14 04:47
IC
按键延迟时间测试的
Verilog
实现（FPGA实验）
本次实验目的在于熟悉状态机的控制，需要实现的功能如下：按下按键并保持然后松开当保持时间小于1s时，一个led灯闪烁2次。当保持时间小于2s大于1s时，一个led灯闪烁4次。当保持时间大于2s时，四个led灯闪烁4次。本次实验采用了状态机的思想控制，主要的细节包括：1.输入信号的缓冲；2输入信号的上升沿和下降沿的检测；3.不同延迟时间的跳转；4.按下计时和led闪烁计时器的各自设计；5，led闪烁的
翁贞华
·
2020-08-14 04:12
Verilog
`Timescale
In
Verilog
,alldelaysaregovernedby`timescaledirectiveinthesourcefile.
漫漫学IC
·
2020-08-14 04:09
Verification
Verilog
中的generate语句
generate//generate语句开始genvargv_i;//通过genvar关键字声明一个循环变量for(gv_i=0;gv_i
随喜读书会
·
2020-08-14 04:08
FPGA
SPI
Verilog
HDL
SPI
Verilog
HDLRTL代码/**********************************************time:2019.07.30author:lionAversionSPI001
那是一段痛苦的记忆
·
2020-08-14 04:08
verilog
(fpga)用
verilog
写积分函数
verilog
写积分0.总体代码1.原理1.如何进行量化，达到精度。2.如何尽可能的提高吞吐量，尽可能做到完全流水线化。
季磊
·
2020-08-14 04:04
fpga学习目录
协议篇（二）I2C
verilog
实现
协议篇（二）I2C的
verilog
实现零.基本协议数据发送模块仿真仿真接收模块（略），把最后的状态改为接收，三态门在这两天个状态打开并接收数据就可以了零.基本协议链接：I2C协议主器件用于启动总线传送数据
季磊
·
2020-08-14 04:04
断情绝性
fpga学习目录
协议篇（1）UART232串口
verilog
实现
协议篇（1）UART232串口
verilog
实现零.协议基本内容一、UART简介二、UART的通信协议和传输时序三.收发数据的波特率：
verilog
实现（米联客代码）//发送部分//接收部分仿真零.协议基本内容学习
季磊
·
2020-08-14 04:04
断情绝性
fpga学习目录
（二）SPI通信的初始化设置
verilog
实现
emmmmm，一下子跳到了SPI通信，跨度有点大，刚好学到这里，OK少废话。相信学过ARM的同学对SPI通信也有一定的认识，很多模块都需要用到SPI通信。我就直接用黑金开发板AX301的SPI_Flash例程里面的SPI_master给大家讲解一下。够良心的啦，黑金开发板的资料都没有给出相应的SPI知识，这让学过ARM但基础知识不扎实的同学怎么办（说的好像就是我。。。。。。。）来吧来吧，哥给你普及
打气瓶
·
2020-08-14 04:32
Verilog
语言之向量vector和解压缩数组unpacked array
今天在HDLbits网站学习的时候遇到一个有趣的东西，记录一下，也是第一次翻译文章。为了更加方便操作，将相关联的信号用一个名字组成向量。比如，wire[7:0]w;声明了一个8位的向量w，这等价于w拥有8根分离的线。声明向量向量必须被声明：类型[最高位：最低位]向量名字类型指的是向量的数据类型，最常用的是wire和reg。当声明输出或输入端口时，类型除数据类型外，还包括端口类型。比如：wire[7
早睡身体好~
·
2020-08-14 04:55
HDLBits
i
verilog
-- ivlpp 词法与语法分析解读
ivlpp是一个独立的程序，主要完成文件的预处理，包括`define和`include情形首先看一下词法分析，源文件在ivlpp/lexor.lex第一部分（第一行到%%部分）是说明部分，首先是用%{......%}包含的部分，这里的内容是C语言程序，在使用flex编译后会原样的搬到lexor.c中，这部分暂时先跳过在说明部分的第二部分是对起始状态，排他状态、词法的声明%optionstack%o
weixin_38235859
·
2020-08-14 04:55
iverilog
verilog
条件编译命令`ifdef、`else、`endif 的应用
【摘自夏宇闻《
verilog
设计教程》】一般情况下，
Verilog
HDL源程序中所有的行都将参加编译。
weixin_33869377
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2020-08-14 03:10
（笔记）关于
Verilog
中的一元约简运算符
从毕业到现在已经接触
Verilog
有段时间了，然后今日在一个文件中见到一段
Verilog
代码，让我有些摸不着头，代码内容如下：if(&compare_valid&rdata_valid_flag_reg
weixin_30918415
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2020-08-14 03:04
【接口时序】3、UART串口收发的原理与
Verilog
实现
一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE硬件平台：1、FPGA型号：XC6SLX45-2CSG3242、USB转UART芯片：SiliconLabsCP2102GM二、原理介绍串口是串行接口（serialport）的简称，也称为串行通信接口或COM接口。串口通信是指采用串行通信协议（serialc
weixin_30765319
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2020-08-14 03:31
【接口时序】2、
Verilog
实现流水灯及与C语言的对比
一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE硬件平台：1、FPGA型号：XC6SLX45-2CSG324二、原理介绍我的开发板上有4个LED灯，原理图如下：由原理图可知仅当FPGA的对应管脚输入低电平时LED才会亮，流水灯的效果可以轮流让四个对应管脚输出低电平来产生。三、目标任务编写四个LED流水的V
weixin_30794499
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2020-08-14 03:01
SPI通信实验---
verilog
(FPGA作为从机，使用可读可写)
本实验讲究实用性，故设计思想为：主机先向从机发送地址，若是向从机写入数据，则向从机发送数据，若是读取从机数据，则向从机发送时钟，然后在时钟下降沿读取数据即可。cs信号上升沿作为SPI通信的结束信号。rom程序只是做测试使用。每次发送16个时钟信号，前八个是地址和命令，后八个是数据。其中：前8个时钟接受的数据的最高位决定着这次通信是读取数据还是写入数据，最高位为1，则是读取数据，为0则是写入数据。程
weixin_30740295
·
2020-08-14 03:00
verilog
语法规则个人总结
verilog
语法规则1.
Verilog
分以下四个层次：l低阶交换模型：电路由开关与储存点所组成l逻辑间层次描述：用and,or,buf,not等l资料处理模型或暂存器转移层次：用于说明资料如何在暂存器中储存与传送
weixin_30675247
·
2020-08-14 03:29
verilog
中对同一个变量有判断条件的赋值
且看一段代码：always@(posedgeclk)beginif(count=4'b1010)flag=4'b1010)flag=4'b1010)flag=0;结果是不会出现数码管熄灭的。因为在这里，是进行阻塞赋值的，当flag为9时，一个clk的上升沿到来，那么就出现flag=flag+1'b1;flag=10；紧接着执行if(flag>=4'b1010)flag=0;这样在这个always模
badiu_30394251
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2020-08-14 03:52
Verilog
之delay的两种用法（inter/intra）
verilog
语言中有两种延迟方式：inter-delay和intra-delay,关于inter和intra。这两个英文前缀都有“内部，之间”的意思，但又有所不同。
weixin_30289831
·
2020-08-14 03:19
Verilog
HDL中阻塞语句和非阻塞语句的区别
在
Verilog
中有两种类型的赋值语句：阻塞赋值语句（“=”）和非阻塞赋值语句（“<=”）。正确地使用这两种赋值语句对于
Verilog
的设计和仿真非常重要。
weixin_30266829
·
2020-08-14 03:18
Verilog
中条件编译命令 `ifdef、`else、`endif 用法之1
一般情况下，
Verilog
HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。
weiweiliulu
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2020-08-14 03:48
FPGA
SPI总线
verilog
代码
SPI总线的构成及信号类型SPI总线只需四条线（如图1所示）就可以完成MCU与各种外围器件的通讯:1）MOSI–Master数据输出,Slave数据输入2）MISO–Master数据输入,Slave数据输出3）SCK–时钟信号,由Master产生4）/CS–Slave使能信号,由Master控制。在一个SPI时钟周期内，会完成如下操作：1)Master通过MOSI线发送1位数据，同时Slave通过
四叶草听雪
·
2020-08-14 03:15
Verilog
连续赋值、过程赋值、过程性连续赋值
连续赋值：1）语法上，有关键词“assign”来标识；2）左侧被赋值的数据类型必须是线网型数据（wire）；3）连续赋值语句不能出现在过程快中（initial/always）；4）连续赋值语句主要用来对组合逻辑进行建模以及线网数据间进行描述；5）连续赋值语句产生作用后，赋值表达式中信号的任何变化都将立即被反映到赋值线网型数据的取值上；过程赋值：1）语法上，没有关键词“assign”；2）左侧被赋值
或许对了
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2020-08-14 03:42
FPGA
深入理解
Verilog
HDL中阻塞和非阻塞赋值的不同
一、概述：1、阻塞赋值对应的电路往往与触发沿没有关系,只与输入电平的变化有关系。阻塞赋值符号:=2非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的情况。非阻塞赋值符号:<=二、阻塞赋值和非阻塞赋值阻塞(Blocking)赋值方式“=”，如b=a;赋值语句执行完后,块才结束。b的值在赋值语句执行完后立刻就改变的。非阻塞(Non_Blocking)赋值方式“<＝”，如b<=
钱光耀
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2020-08-14 03:38
Verilog
之case语句
verilog
设计进阶时间：2014年5月6日星期二主要收获：1.学会使用case语句；2.学会使用随机函数$random。
被称为L的男人
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2020-08-14 03:55
FPGA
Verilog
Testbench
random
verilog
ModelSim
perl实现
verilog
ifdef所在域的判断
功能描述perl实现
verilog
ifdef所在域的判断。1.emacs
verilog
-mode用于实例化很方便；但是常见项目，均存在大量ifdef的预编译命令。
亓磊
·
2020-08-14 03:50
verilog
perl
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