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Linux
#Verilog
UVM：7.3.4 UVM中后门访问操作的实现：DPI+VPI
verilog
提供VPI，常用的有两个：2.这样很麻烦，system
verilog
提供了DPI，读为例，在C/C++中定义如下一个函数：3.system
verilog
使用如下方式将C/C++定义的函数导入
tingtang13
·
2020-08-13 19:13
UVM
Project5&6
Verilog
开发流水线CPU
摘要本文是笔者在使用
Verilog
开发流水线CPU过程中的一些记录与反思，希望能给大家开发流水线CPU带来一点帮助。
skywalkert
·
2020-08-13 18:35
总结
怎样在system
verilog
DPI中调用SV,C与C++（二）
有的时候需要交互struct,union数据类型，下面举个简单例子。在SV里定义这个一个结构体：typedefstruct{intid;stringname;}xaction;同样的，在C里定义同样的结构体，结构体名可以不一致：typedefstruct{intid;char*name;}c_xaction;下面把这个结构体传递给C,让C打印出来，SV中做好接口：import"DPI-C"func
seabeam
·
2020-08-13 18:54
DPI
SystemVerilog
怎样在system
verilog
DPI中调用SV,C与C++（一）
网上有些例子只给了简单的print，文档里也只有在module中调用c，c中用module的函数，不能充分说明问题。既然希望在C里调用C++的函数，那么肯定要能访问到C++类里的变量那才有意义。这里给出一个简单的例子，示例代码如下：调用关系：topcallsv_print();topcallc_print();c_print()callc_print_call();c_print()callcpp
seabeam
·
2020-08-13 18:54
DPI
SystemVerilog
UVM概述及uvm_component和uvm_object(一)
UVM:UniversalVerificationMethodology(通用验证方法学)UVM：是建立在system
verilog
平台上的一个库，提供了一系列的接口，让我们能够更方便的进行验证。
南国之邱
·
2020-08-13 16:51
uvm
System
Verilog
（一）：任务和函数
一、任务和函数语句：时延语句：#10阻塞语句：@、wait函数：不能使用时延语句和阻塞语句，大部分不能调用任务。void函数可以被任何任务、函数调用。子程序：任务和函数是两种用来定义子程序的方式。若消耗仿真时间，使用任务。若不消耗仿真时间，使用函数。sv给任务和函数增加了新的语义特性，对高级抽象建模十分重要。包括静态和自动作用域、参数传递、线程、参数化函数。二、作用域1、形参和局部变量在Veril
茶花煮酒
·
2020-08-13 16:26
验证
如何在Vim+Ctags+Taglist应用中添加自定义语言: system
verilog
确切的应该是转载别人的，然后修改的：如何在Vim+Ctags+Taglist应用中添加自定义语言Vim+Ctags+Taglist的应用是一个非常方便的解决方案，网络上关于这样的简单介绍数不胜数，只要愿意不妨搜索一下即可。但是有一个问题是大多数文章没有阐明的，那就是如何添加原本不被Ctags和taglist所支持的语言呢？花了点时间，找到了解决，姑且备忘于下，希望利人利己。本文均以SystemVe
Vinson_Yin
·
2020-08-13 16:32
SV
linux中vim/gvim的安装与
verilog
，system
verilog
语法高亮显示
但不能进行system
verilog
语法高亮，参考网上的一些高亮做法，一直会报错。安装后我出现了backspace不能删除的现象，通过在.vimr
llxxyy507
·
2020-08-13 15:50
gvim的使用技巧
基于system
Verilog
的UVM 调试问题及解决办法集锦
说在前头目前接触的UVM内容都是基于system
Verilog
的。所以，碰到的问题主要基于sv。一、低级语法错误此类错误是由于一些低级操作或常识不清导致的，并很容易解决。多为语法错误。
evolone
·
2020-08-13 14:02
UVM
UVM基础知识0：在vcs中，sv通过DPI调用C函数实例
来源：system
verilog
验证测试平台编写指南（书籍）1新建factorial.c文件vifactorial.cintfactorial(inti){if(i<=1)returni;elsereturni
Times_poem
·
2020-08-13 12:13
UVM基础知识
UVM基础知识2：基于UVM实战2.5.2节源码，通过DPI引入CModel函数
来源：system
verilog
验证测试平台编写指南（书籍）来源：UVM实战（书籍）1新建counter7.c文件vicounter7.c[html]viewplaincopy#includevoidcounter7
Times_poem
·
2020-08-13 12:13
UVM基础知识
UVM基础知识1：在vcs中，sv通过DPI调用C函数实例(连接简单的C子程序)
来源：system
verilog
验证测试平台编写指南（书籍）1新建counter7.c文件vicounter7.c#includevoidcounter7(svBitVecVal*o,constsvBitVecVal
Times_poem
·
2020-08-13 12:13
UVM基础知识
对
Verilog
初学者比较有用的整理(转自它处)
一：基本
Verilog
中的变量有线网类型和寄存器类型。线网型变量
T13187074755
·
2020-08-13 12:59
初学
SystemC——一套将C++扩展为硬件描述语言的Class Library （初学SystemC有感）
我熟悉C++，并且熟悉
Verilog
，因此学SystemC能举一反三、触类旁通。2.SystemC使用了C++的很多特性：多重继承、虚拟继承、模板、RTTI(atleastfordynamic
陈硕
·
2020-08-13 12:14
SystemC
学习才能不焦虑！UVM实训、初级IC、SoC设计开课通知！
基于system
verilog
和UVM搭建验证平台。三个实战项目，积累UVM平
嵌入式资讯精选
·
2020-08-13 11:14
Verilog
的词法约定
Verilog
的词法约定1
Verilog
是大小写相关的，其中的关键字全部为小写。2空白符由空格、制表符、和换行符组成。3单行注释以“//”开始，
verilog
将忽略此处到行尾的内容。
xiangyuqxq
·
2020-08-12 00:31
verilog
语法篇
System Task and Function (of
Verilog
HDL)
Introduction//简介$display,$strobe,$monitorSyntax$time,$stime,$realtime$reset,$stop,$finish$scope,$showscope$random$dumpfile,$dumpvar,$dumpon,$dumpoff,$dumpallSyntax$fopen,$fdisplay,$fstrobe$fmonitorand
wzb56
·
2020-08-12 00:26
Verilog
Verilog
中memory数据类型
存储器是一个寄存器数组。存储器使用如下方式说明：reg[msb:1sb]memory1[upper1:lower1],memory2[upper2:lower2],...；例如：reg[0:3]MyMem[0:63]//MyMem为64个4位寄存器的数组。regBog[1:5]//Bog为5个1位寄存器的数组。MyMem和Bog都是存储器。数组的维数不能大于2。注意存储器属于寄存器数组类型。线网数
长弓的坚持
·
2020-08-12 00:43
verilog
语法实例学习(9)
常用的时序电路介绍寄存器一个触发器可以存储一位数据，由n个触发器组成的电路可以存储n位数据，我们把这一组触发器叫做寄存器。寄存器中每个触发器共用同一个时钟。下面是n位寄存器的代码，我们通过一个参数定义n，在实例化时传入参数n。moduleregne(D,clk,Rst_n,E,Q);parametern=4;input[n-1:0]D;inputclk;inputRst_n;//复位信号input
weixin_34289744
·
2020-08-11 23:27
Verilog
HDL Coding Style Proposal
Verilog
HDLCodingStyleProposal一、写在前面的话话说Bingo触摸FPGA也有几年了，一开始学的VHDL，后来跟上了时代的潮流，又自学了
Verilog
，一直保持到了今天，似乎早已淡忘了
weixin_33834628
·
2020-08-11 23:16
Verilog
HDL 使用规范（一）
本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。wireandregister一个reg变量只能在一个always语句中赋值；这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。曾经写过一篇博客，专门说过：Modelsim下进行功能仿真没问题，可是在ISE综合报错，如何解决？向量的有效位定义一般是从
weixin_30567225
·
2020-08-11 23:40
Verilog
参数Parameter使用、参数化赋值
1.参数化Parameter使用方便后期重用，主要用于位宽、计数器大小、延时大小等的定义。先说Parameters的三大分类分别是，ModuleParameter,LocalParameter以及SpecifyParameter。1.1ModuleParameter：模块参数的声明语法是： 1)parameter [signed] [range] identifier=constant_min
king阿金
·
2020-08-11 22:21
Verilog
的模块与端口 语法
模块模块的定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。端口是模块与外部环境交互的通道，只有在模块有端口的情况下才需要有端口列表和端口声明。模块内部的5个组成部分是：变量声明、数据流语句、低层模块实例、行为语句块以及任务和函数。端口端口是模块与外界环境交互的接口。对外部环境来讲，模块内部是不可见的，
nkthinker
·
2020-08-11 22:35
Verilog
语法【repeat和task】
目录1.task2.repeat3.testbench使用举例1.task语法格式：taskmy_task;inputa,b;inoutc;outputd,e;begin...//statementsthatperformtheworkofthetask...c=foo1;//theassignmentsthatinitializeresultregsd=foo2;e=foo3;endendtas
Jakcia
·
2020-08-11 22:36
HDL
如何解决
Verilog
目前不支持数组型端口定义！
由于
Verilog
目前不支持数组型端口定义，导致编写FPGA模块时可扩展性下降，google后找到如下方法，可以稍微缓解一些。
Tiger-Li
·
2020-08-11 21:29
FPGA
verilog
顶层模块的实例
比如工程名为converter,顶层文件名为converter.v，子模块为sw.v，顶层文件架构为：moduleconverte(reset,dte_xtc,mclk,rclk,cable_sel,code_sel,clk_sel,cts_s,dte_rts,llb,rlb,rcl,tclk,ets,rt,l,loop,hbe,ctso,dsro,dcdo,tst_led);inputreset
tomorrowNeverComes
·
2020-08-11 21:10
Verilog
Verilog
系统函数介绍
1$display这个函数系统任务的作用是用来在控制台输出信息。1)直接显示字符串$display("!!!StartSimulation!!!");2)显示data_display的16进制，10进制$display("data_display=%hhex%ddecimal",100,100);3)显示data_display的8进制2进制$display("data_display=%oota
alangaixiaoxiao
·
2020-08-11 21:57
Verilog基础
学习笔记01【数字电路与逻辑设计】
Verilog
HDL语言要素和设计流程
verilog
主要通过定义模块来描述基本的硬件单元，模块内再分端口声明、数据声明、电路功能描述等。注意事项：
Verilog
HDL通过定义标识符赋予对象唯一的名称。
Gao_SC
·
2020-08-11 20:17
数电
Design And Tool Flow (of
Verilog
HDL)
Introduction//简介VariousstagesofASIC/FPGA//ASIC（ApplicationSpecificIntegratedCircuit）/FPGA(FieldProgrammingGateArray)设计的不同阶段Figure:TypicalDesignflow//典型的设计流图Specification//规范说明，需求分析HighLevelDesign//上层设
wzb56
·
2020-08-11 20:32
Verilog
verilog
语法实例学习(6)
函数和任务函数https://wenku.baidu.com/view/d31d1ba8dd3383c4bb4cd283.html
verilog
中函数的目的是允许代码写成模块的方式而不是定义独立的模块。
weixin_34021089
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2020-08-11 20:42
Verilog
HDL语法基础
Verilog
HDL语法基础(1)
Verilog
的词法约定1
Verilog
是大小写相关的，其中的关键字全部为小写。2空白符由空格、制表符、和换行符组成。
tomorrowNeverComes
·
2020-08-11 20:57
Verilog
system
verilog
在for循环中使用fork_join和fork_join_none的区别
我想在一个for循环中fork_join或者fork_join_none语句实现多线程，假如我使用经典的方法：for(intindex=0;index<14;index++)beginautomaticintidx=index;forkbegin`uvm_do_on(sequence_inst,p_sequencer.my_sqr[idx]);endjoin_none;end上图中例子是正常工作的
XtremeDV
·
2020-08-11 19:05
推荐一款好用的跑仿真的开源python脚本
它支持SV/UVM或者纯
verilog
的testbench，支持lsf作业调度系统。它提供了一系列灵活的配置选项。用户可配置的文件有三个：userCli.cfg
XtremeDV
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2020-08-11 15:09
Python
脚本语言
IC验证
YASA
python
simulation
script
用
Verilog
代码实现一个简易的串行接口(RS-232)
串行接口是将FPGA连接到PC机上的一种简单方法。我们只需要一个发射机和接收器模块。异步发送器它通过序列化要传输的数据来创建一个信号“TXD”。异步接收机它从FPGA外部获取一个信号“RxD”，并将其“反串行化”，以便于在FPGA内使用。这个项目由五个部分组成。1.RS-232串行接口的工作原理2.波特率发生器3.发送器4.接收机串行接口1-RS-232串行接口的工作方式RS-232接口具有以下特
行不止而学无涯丶
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2020-08-11 15:38
通信接口
RS-232
485
422
verilog
硬件语言
数字电路课程实验三四
目录数字逻辑实验报告（2）一、
Verilog
HDL设计数字逻辑电路1、实验名称2、实验目的3、实验所用设备4、实验内容5、实验方案设计6、实验结果记录二、
Verilog
HDL设计较复杂数字逻辑电路1、实验名称
Hello_404
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2020-08-11 15:23
数电
verilog
实现串口
主要记录自己在利用
verilog
实现串口的时候一些简单的介绍和遇到问题和思考。备忘1、串口传输格式，可以百度，有很多也很简单。串口分为两部分，一个收，一个发。
wenchenggan
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2020-08-11 14:00
fpga
15.四选一多路选择器的
Verilog
实现
1.用case语句：moduleMUX41a(a,b,c,d,s1,s0,y);inputa,b,c,d;inputs1,s0;outputy;regy;always@(aorborcordors1ors0)begin:MUX41case({s1,s0})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default:y<=a;endcaseendendmo
waiting不是违停
·
2020-08-11 14:06
Verilog
实例化时的参数传递--即#的用法和defparam的用法
Verilog
实例化时的参数传递–即#的用法和defparam的用法一、#号用于延时众所周知，在很多情况下，我们使用#时，是用于时序仿真中的延时，具体用法如下：#是延迟的意思，#号后面数字是延迟的数量，
请answer1996
·
2020-08-11 14:22
FPGA初学
如何验证一个全加器？
1.design全加器的设计代码见下：//full_adder.vmodulefull_adder(//modulehead;
verilog
-2001formatinputwirea_in,inputwireb_in
杰之行
·
2020-08-11 14:03
verilog
verilog
【 FPGA 】Vivado中常用的5个Tcl命令
cell可以是
Verilog
中的实例化后的模块，也可以是一些LUT、DSP48E等资源，它们有相应的pin，pin与pin之间的连线为net，port与pin不同，port是F
相顾无言@相忘江湖
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2020-08-11 14:48
FPGA
FPGA(
verilog
) 最简易的RS232 建模三 （将接收到的数据返回）非常简易--简单
/*************************************************************************************此程序实现了串口的接收并将接收的发送--经过测试--完全正常工作--编程目的：简化网上的各种RS232繁琐程序，在以后的工程中作为模块使用程序优点：简易--明了程序缺点：存在着一点bug等待各位优化，基本使用还是莫有问题的全局都
weixin_34293059
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2020-08-11 14:13
串口扩展方案+简单自制电平转换电路
方案一：利用手头器件，简单利用FPGA和max232电平转换芯片采用片选方式设计
verilog
代码如下：moduledemultiplexer1to4(out0,out1,out2,out3,in,s2
weixin_30414155
·
2020-08-11 14:14
学习笔记 -1 IC设计 验证 -UVM学习总结
3，验证的3要素；(1)灌激励：输入信号(2)集响应：输出信号(3)作比较：比较4，验证平台的发展(1)1，
Verilog
Testbanch(2)语言发送
Verilog
->C/C++->SystemC-
meiger
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2020-08-11 13:04
IC
FPGA——UART
Verilog
程序设计
通用异步收发器(UniversalAsynchronousReceiver／Transmitter，UART)可以和各种标准串行接口，如RS232和RS485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。一般UART由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和成本提高。一般
qr_ljj
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2020-08-11 13:58
FPGA
FPGA——UART
Verilog
程序设计 (二)
FPGA到PC的UARTtx的程序设计顶层设计moduletop(CLK,RSTn,TX_Pin_Out);inputCLK;inputRSTn;outputTX_Pin_Out;wire[7:0]TX_Data;wireTX_EN_Sig;control_modulem1(.CLK(CLK),.RSTn(RSTn),.TX_Done_Sig(TX_Done_Sig),.TX_En_Sig(TX_
qr_ljj
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2020-08-11 13:58
FPGA
FPGA串口（RS232）发送数据到PC(最简单的板级逻辑功能验证)演示及原理说明
今天来讲一下串口通信，其实微机原理课设的时候用过串口，但本人学了
verilog
后，比较痴迷于FPGA，FPGA和单片机的串口差别
4447灬hj
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2020-08-11 13:54
FPGA
基于FPGA实现uart串口模块（
Verilog
）--------发送模块及整合
基于FPGA实现uart串口模块（
Verilog
）--------发送模块及整合当接收模块接收到数据后，需要重新发送形成回环验证模块正确性。思路和结束模块有一点点的小差异。
ty_xiumud
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2020-08-11 13:40
FPGA逻辑篇
FPGA
verilog
HDL rs232 UART异步串口通信
项目一：rs232UART异步串口通信UART的全称叫做通用异步收发传输器。将数据在串行通信和并行通信间的传输转换。通俗的讲就是把多比特的数据转化为单比特的数据，或者把单比特的数据转化为多比特的数据。工作原理是将数据的每一个BIT一位接一位的传输。UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接受。RS232是UART的一种，是目前最常用的一种一种串行通讯接口，
张华山
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2020-08-11 13:29
Verilog
实现的UART串口 RX模块与testbench代码
以下是模块的
Verilog
实现代码，其中一些变量名有所改变：UART_RX:`timescale1ns/1ps//////////////////////////////////////////////
嵌入式系统攻城狮
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2020-08-11 12:14
FPGA第四篇：异步串口的实现
参考文章：（1）基于
Verilog
下的串口通信实验-踏雪无痕的博客（2）【FPGA黑金开发板】
Verilog
HDL那些事儿——串口模块（3）黑金动力社区在此进行进行感激而涕零（嘻嘻）！
qq_30866297
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2020-08-11 12:43
FPGA
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