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#Verilog
Verilog
中可综合与不可综合的语句
*（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，modul
碎碎思
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2020-08-14 02:43
FPGA
FPGA
【
verilog
】八、时序与延迟
-分布延迟：将延迟值赋给电路中独立的门，或是在单独的assign语句中指定延迟值。-集总延迟：将所有路径的积累延迟汇总于输出门处。-引脚到引脚的延迟：分别把延迟给模块中从每个输入到每个输出之间的所有路径。-路径延迟建模：在模块的源引脚（输入或输入输出）和目标引脚（输出或输入输出）之间的延迟称为模块路径延迟。-specify块：关键字specify-endspecify；包含：给穿过模块的所有路劲指
JifengZ9
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2020-08-14 02:04
verilog
ifdef、ifndef使用规则，FPGA开发工具分享
verilog
中使用ifdef/else/endif和ifndef/else/endif的语句进行预编译处理，可以对指定的程序段进行编译，以便于在不同工程模式下灵活的切换代码，实现不同的功能需求。
Hision_fpgaer
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2020-08-14 02:01
fpga
基于AM335X与FPGA的SPI通讯设计
尤其是SPI的
verilog
程序等。并不代表现在的编程水平与代码风格
田庚.Bing
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2020-08-14 02:27
Interface
verilog
里的timescale以及国际单位制前缀
`timescalex/y其中x表示时间单位，y表示时间精度则在仿真的时候，写出#500，则表示500*x这么长的时间如果写成#1.2，则需要考虑精度问题，1.2是否可以在y这个时间精度内表示出来，如果可以，则表示1.2*x这么长的时间，否则表示1.2精度取整之后再乘以x这么长的时间。=========================================国际单位制前缀yotta[Y][
coding_ali
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2020-08-14 02:24
FPGA相关
Verilog
之结构语句、赋值语句和条件语句
结构语句initial和alwaysinitial语句它在模块中只执行一次。常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于对存储器变量赋值。always语句一直在不断地重复活动。但是只有和一定的时间控制结合在一起才有作用。//给输入信号初始值initialbeginsys_clkb)out=data_1;if(a>b)out=data_1;elseout=data_2;if(表达
yijiancmy
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2020-08-14 02:18
协议篇（三）SPI的
verilog
实现
协议篇（三）SPI的
verilog
实现1.基本协议这是我配置ADC是用到的代码SPI写入模块SPi回读模块顶层调用文件因为是给ADC初始化，所以仿真就是给个时钟和复位，就不写了1.基本协议点击链接：SPI
季磊
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2020-08-14 02:14
fpga学习目录
断情绝性
【接口时序】4、SPI总线的原理与
Verilog
实现
一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE硬件平台：1、FPGA型号：Xilinx公司的XC6SLX45-2CSG3242、Flash型号：WinBond公司的W25Q128BVQualSPIFlash存储器二、原理介绍SPI（SerialPeripheralInterface，串行外围设备接口），
weixin_30851409
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2020-08-14 02:12
[转载]
Verilog
语言设计增加延时的正确方法
摘自：http://cuckoo2007.blog.sohu.com/162223445.html在设计仿真激励文件时，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果。1：阻塞式左延时赋值语
weixin_30483495
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2020-08-14 02:38
Verilog
的几种赋值语句
本文对
Verilog
的几种赋值语句进行归纳总结，辅以示例代码作为说明。
江湖人·92
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2020-08-14 02:36
Verilog
verilog
中的timescale用法
描述:timescale是
Verilog
HDL中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。
IT小方
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2020-08-14 02:05
iOS开发
SPI主机的
Verilog
代码及验证（优化版）
这次重新写了一遍初学FPGA时写的SPI主机驱动，减少了代码量，舍弃了状态机，补充了同时发送和接受功能的验证代码//ModuleName:SPIMaster//Author:YangChengYu//Date:2020/4/20`defineSIMmodulespi_master(//systemsignalinputclk,inputrst_n,//spi_masterinterfaceoutp
杨少侠qy
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2020-08-14 02:04
FPGA基础
SPI总线
verilog
hdl实现（1）SPI通信
SPI总线传输只需要4根线就能完成，这四根线的作用分别如下：SCK(SerialClock)：SCK是串行时钟线，作用是Master向Slave传输时钟信号，控制数据交换的时机和速率；MOSI(MasterOutSlavein)：在SPIMaster上也被称为Tx-channel，作用是SPI主机给SPI从机发送数据；CS/SS(ChipSelect/SlaveSelect)：作用是SPIMast
yx-Q
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2020-08-14 02:04
FPGA
FPGA_
Verilog
_SPI主机
1SPI总线协议SPI总线协议介绍SPI(SerionPerpheralInterface)[3]是一种高速的、全双工、同步的通信总线，并且在芯片的管脚上只占用4根线，节约了芯片的管脚，同时为PCB的布局节省空间，提供方便，正是出于这种简单易用的特性，越来越多的芯片集成了这种通信协议。SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个从设备，需要至少4根线，事实上3根也
红茶绿茶和奶茶
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2020-08-14 02:31
FPGA
Verilog
-赋值语句 -条件语句
1赋值阻塞赋值：=非阻塞赋值：<=组合逻辑：输出随着输入时刻改变时序逻辑：输入与上一个时刻状态以及输入有关阻塞赋值和非阻塞赋值什么时候使用？在描述组合逻辑的always块中用阻塞赋值=。综合成组合逻辑的电路结构，这种电路结构只与输入电平的变化有关。在描述时序逻辑的always块中用非阻塞赋值<=综合成时序逻辑的电路结构；这种电路结构往往与触发沿有关系，只有在触发沿时才能发生赋值的变化；注意在同一个
有梦的远方随处可栖
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2020-08-14 02:31
FPGA
FPGA延时(
Verilog
HDL)
简介：可以在任意时刻启动，可以重复启动，延时时长可调，单位可切换（ms/us）,在50MHz时钟下的延时范围是1ms-85899ms/1us-85899us。源代码和modelsim仿真代码：moduledelay//#(parameterN)//可以延时N*1ms/us(inputclk,rst_n,inputstart,//start上升沿有效inputdelay_unit,//延时单位，hi
河西小王
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2020-08-14 02:58
FPGA
Verilog
语句内延迟与语句间延迟的区别
大早晨的被问及FPGA
Verilog
语法中语句间延迟与语句内延迟的区别。
liujiacheng133
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2020-08-14 02:22
FPGA
Verilog
中条件编译命令`ifdef、`else、`endif
条件编译在针对不同EDA工具，选择不同激励、根据选择才执行一些功能等场合非常有用，本文对常见条件编译指令进行介绍：介绍了条件编译指令的用途、具体用法。条件编译：显而易见，即只有在条件满足的时候才对这部分代码进行编译，也就是对一部分内容指定了编译的条件：当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。语法规则：//Style#1:Onlysingle`ifdef`ifdef/
bleauchat
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2020-08-14 02:46
verilog基础
Verilog
初级教程（16）
Verilog
中的控制块
Verilog
有一套控制流块和机制来实现。它包括：if-elseforeverlooprepeatloopwhileloopforloop下面一一来说。
李锐博恩
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2020-08-14 02:43
#
数字设计基础教程
Verilog
初级教程（12）
Verilog
中的generate块
文章目录前言正文generateforgenerateifgeneratecase参考资料本系列博文前言
verilog
中的generate块可以称为生成块，所谓生成，可以理解为复制。
李锐博恩
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2020-08-14 02:43
#
数字设计基础教程
Verilog
初级教程（10）
Verilog
的always块
正文
Verilog
中的always块是
Verilog
中最常用的一个语法点，可以这么说，你稍微进行一个正常的设计都会用到
李锐博恩
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2020-08-14 02:43
#
数字设计基础教程
verilog教程
Verilog
初级教程（2）
Verilog
HDL的初级语法
文章目录前言正文注释空格操作符数字格式字符串标识符关键字
verilog
修订写在最后前言学习
Verilog
和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外
李锐博恩
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2020-08-14 02:42
#
数字设计基础教程
Verilog
初级教程（5）
Verilog
中的多维数组和存储器
本篇博文进一步延伸，
Verilog
中也存在多维数组，它对应的硬件逻辑可以是存储器，诸如RAM，ROM，以及FIFO等。个人微信公众号：FPGALAB
李锐博恩
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2020-08-14 02:42
#
数字设计基础教程
二维数组
verilog
Verilog
初级教程（4）
Verilog
中的标量与向量
博文目录写在前面正文标量与变量位选择常见错误参考资料交个朋友写在前面上一篇博文就说到了
Verilog
的数据类型，其中就常用的就是reg类型以及wire类型，这两种类型可以定义一位的变量也可以定义多位的变量
李锐博恩
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2020-08-14 02:42
#
数字设计基础教程
Verilog教程
芯片设计抽象层及其设计风格
文章目录设计抽象层设计风格自顶向下自下而上参考资料设计抽象层在了解
Verilog
语言的更多细节之前，我们最好先了解一下芯片设计中的不同抽象层。
李锐博恩
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2020-08-14 02:42
#
数字设计基础教程
FPGA基础知识23(
Verilog
中条件编译命令_`ifdef、`else、`endif_用法)
来自：https://wenku.baidu.com/view/084ce39427d3240c8547ef2f.html
Verilog
中条件编译命令`ifdef、`else、`endif用法一般情况下
Times_poem
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2020-08-14 02:11
FPGA基础知识
Verilog
初级教程（15）
Verilog
中的阻塞与非阻塞语句
文章目录前言正文阻塞赋值非阻塞赋值往期回顾参考资料以及推荐关注前言本文通过仿真的方式，形象的说明阻塞赋值以及非阻塞赋值的区别，希望和其他教程相辅相成，共同辅助理解。正文阻塞赋值阻塞赋值语句使用=进行赋值，并在程序块中一个接一个地执行。但是，这不会阻止在并行块中运行的语句的执行。通过仿真最容易理解，下面是仿真文件：moduletb;reg[7:0]a,b,c,d,e;initialbegina=8'
李锐博恩
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2020-08-14 02:10
#
数字设计基础教程
Verilog初级教程
Verilog
中的条件编译语句 `ifdef、`else、`endif 等
今天趁此机会总结一下：一般情况下，
Verilog
HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。
李锐博恩
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2020-08-14 02:10
Verilog/FPGA
实用总结区
Verilog
实现的SPI通信协议（主机模式）
一、前言最近在使用FPGA调试一个MCP2515CAN芯片的时候，需要用到SPI通信协议，也在网上看了许多不同人写的博客，也学习了很多种不同的写法，从结果来看，网上给出的大部分例子都能实现SPI通信协议，但是我也发现了一个共同的问题，就是很多人在实现SPI协议的实现都使用了状态机，而且是一个很长的状态机，每发送一位就有一个状态，这就会导致代码看起来特别长，各个信号的逻辑关系也比较混乱，同时，网上例
我诺你一世不弃
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2020-08-14 02:06
程序调试
Verilog
初级教程（21）
Verilog
中的延迟控制语句
文章目录前言正文延迟控制语句事件控制语句NamedEventsEventoroperator往期回顾参考资料及推荐关注前言
Verilog
中的延迟控制有两种类型–延迟和事件表达式。下面一一道来。
李锐博恩
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2020-08-14 02:05
#
数字设计基础教程
Verilog
初级教程（22）赋值间延迟语句与赋值内延迟语句
文章目录前言正文赋值间延迟语句赋值内延迟语句往期回顾参考资料及推荐关注前言
Verilog
延迟语句可以在赋值运算符的左侧或右侧指定延迟。
李锐博恩
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2020-08-14 02:05
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数字设计基础教程
Verilog教程
Verilog
初级教程（20）
Verilog
中的`ifdef 条件编译语句
文章目录前言正文语法示例Testbench文件往期回顾参考资料及推荐关注前言`ifdef条件编译语句在逻辑设计中还是很常见的，但也常见一些滥用的情况，这应该避免。应该在什么情况下使用呢？例如：一部分代码可能有时候用，有时候不用，为了避免全部编译占用资源，可以使用条件编译语句。下面正式介绍其语法。正文语法//Style#1:Onlysingle`ifdef`ifdef//Statements`end
李锐博恩
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2020-08-14 02:04
#
数字设计基础教程
Verilog
初级教程（23）
Verilog
仿真中的显示任务
文章目录前言正文Display/WriteTasks
Verilog
Strobes
Verilog
ContinuousMonitors
Verilog
FormatSpecifiers
Verilog
EscapeSequences
李锐博恩
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2020-08-14 02:33
#
数字设计基础教程
详解串行通信协议及其FPGA实现
文章目录前言STM32的串口接收和发送51单片机的发送和接收STM32实现输入输出重定向到串口发送接收串口数据帧格式波特率起始位和停止位数据位校验位奇偶校验的
Verilog
实现关于波特率允许的误差串口数据的实际波形单工
whik1194
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2020-08-14 01:10
电子电路
串口
单片机
FPGA笔试12
乐鑫的笔试：1，请将下面这段C语言描述的串行处理过程，转换为单拍完成的并行处理，并用可综合的
Verilog
来描述。
NUC606
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2020-08-14 01:33
数码管显示模块代码实现
数码管显示模块：3.6.1，数码管显示模块的框图：3.6.2，数码管显示的
Verilog
HDL源代码：moduledisplay(clk_1,lch,reset,jishi,fee,hex0,hex1,
findone2
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2020-08-14 00:05
verilog
nc
verilog
使用 system
verilog
DPI调用C、C++
用nc
verilog
进行仿真时需要注意以下几点：1ncvlog-sv选项打开2ncsim-sv_lib"libname"libname是包含c函数的动态链接库，可以是完整的路径，也可以是lib的名字，-
zhuzhiqi11
·
2020-08-14 00:59
IC
Design
SV DPI-C scope理解
DPI导出System
Verilog
任务和函数的上下文在调用时必须是已知的，包括何时通过导入调用它们。当导入在调用导出之前调用svSetScope实用程序时，它将显式设置上下文。
XtremeDV
·
2020-08-14 00:08
system
verilog
UVM糖果爱好者教程 - 25.使用C模型
由于System
Verilog
的直接编程接口（DPI），使用C模型从未如此简单。我们将向您展示如何在我们的jellybean记分板中使用C模型。
XtremeDV
·
2020-08-14 00:08
system
verilog
UVM
UVM糖果爱好者教程
SD-Host FIFO模块
SD-HostFIFO模块FIFO结构图：信号描述
Verilog
实现fifo.vsync_two_stage.vrd_empty.vwr_full.vfifo_mem.vFIFO模块作为整个系统中的数据缓存模块
zgezi
·
2020-08-14 00:35
数字IC设计
SD-Host
SD-Host AHB slave 接口模块
sd_if模块控制寄存器介绍信号描述
verilog
实现学习总结1、**软硬件协同工作**的设计思想；2、单bit信号的跨时钟域处理、脉冲信号的同步:3、屏蔽信号的使用AHB总线接口功能模块，CPU通过驱动软件对
zgezi
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2020-08-14 00:34
AHB
数字IC设计
SD
基于AHB总线的sram控制器设计
目录AHB-SRAMC介绍具体模块设计ahb_slave_if信号描述
Verilog
实现sram_core信号描述
verilog
实现AHB-SRAMC介绍SRAM在整个系统中作为缓存，SRAM控制器实现
zgezi
·
2020-08-14 00:34
数字IC设计
AHB
UVM中DPI用法简介
为了方便与C、C++等语言的交互，uvm中引入了DPI接口,自定义的函数需要写函数主体，然后再inport后声明和使用，验证环境中便可以像调用system
verilog
中的函数一样使用这些函数。
weixin_39662684
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2020-08-13 21:03
UVM
DPI
ubuntu16.04安装verilator+systemc并运行测试程序
Verilator能够把可综合的（通常不是行为级）的
Verilog
代码，外加一部分Synthesis，System
Verilog
和一小部分
Verilog
AMS代码转换成C++或者SystemC代码。
前滩西岸
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2020-08-13 21:31
systemc
verilator
verilog
modelsim仿真中 do文件的写法技巧
PS:写得有点乱还有一个值得注意的是我在看到这篇文章的时候我正在仿真一个
verilog
文件，文件中调用了一个ROM，但是我怎么仿真rom的输出文件都有问题，经过一个QQ好友的指点，我发现竟然是我QUARTUS
weixin_34402090
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2020-08-13 21:41
uvm_dpi——DPI在UVM中的实现（一）
文件：src/dpi/uvm_dpi.svh类:无System
Verilog
DPI，全称System
Verilog
直接编程接口（英语：System
Verilog
DirectProgrammingInterface
weixin_34162695
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2020-08-13 21:46
基于UVM的
verilog
验证
Abstract本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑，以及怎么避免。Introduction本例使用环境：ModelSim10.2c，UVM-1.1d，QuartusII13.1（64bit），器件库MAXV1.UVM介绍对UVM结构熟悉的读者可跳过本节。叫UVM“框架”可能并不确切（只是便于理解，可类比软件界的“框架”）。UVM全称为通用验证
weixin_30619101
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2020-08-13 20:08
AMBA AHB总线
以下代码实例使用的是System
Verilog
描述。（一）AHB总线信号接口：包括A
weixin_30568591
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2020-08-13 20:59
《UVM实战》，一个简单实例的源代码理解
.*2.uvmsystem
verilog
固定写法。*/`include"uvm_macros.svh"importuvm_pkg::*;
亓磊
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2020-08-13 19:03
verilog
UVM1.1 和 UVM1.2的不同
1.先看这个网页https://www.doulos.com/knowhow/sys
verilog
/uvm/UVM1.0wasreleasedon28Feb2011withtheexplicitendorsementofallthemajorsimulatorvendors.SincethattimeUVMhasbecometheonlyshowintownwhenitcomestostandar
tingtang13
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2020-08-13 19:13
UVM
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