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#Verilog
阻塞赋值与非阻塞赋值（转载）
前言:阻塞与非阻塞赋值是
Verilog
语言中最基本的部分，也是让大部分
Verilog
新手最困惑的地方。
imeradio
·
2020-08-15 23:12
Verilog
实现fir和iir滤波器的细节问题
最近要求用fpga仿真fir和iir滤波器并比较它们的性能。fir一天即完成，而iir花了近一个多上星期才搞出来，没有想象中这么简单，需要考虑很多细节。fir滤波器由于没有反馈，因此跟着时间往前计算，实现流水线也不难，总能得到结果。而iir滤波器由于存在反馈，很容易由于量化误差问题而导致不稳定。还有其他一系列细节问题，如下：1、考虑好输入是有符号的，滤波器系数也是有符号的。2、Iir有直接1型和直
hunterlew
·
2020-08-15 23:31
FPGA学习
System
Verilog
（一）声明的位置
1.package定义及从package中导入定义
verilog
中，对于变量、线网、task、function的声明必须在module和endmodule之间。如果task被多个module引用呢？
dxz44444
·
2020-08-15 22:40
System
Verilog学习笔记
fscanf函数的使用
depth_1-utm_source=distribute.pc_relevant.none-task&utm_source=distribute.pc_relevant.none-task
Verilog
dongdongnihao_
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2020-08-15 22:33
FPGA
verilog
+：，-：的理解
转载：https://blog.csdn.net/SLAM_masterFei/article/details/104896258一般而言对于类似多位输出赋值，一般而言是这样的：wirea[MSB:LSB];assigna=b[MSB:LSB];这里的MSB和LSB都需要是常数而不能是变量，那么现实中很有可能需要对变量来进行操作，比如多路选择器等等，那么就可以用到-：和+：操作符了，具体用法如下：
dongdongnihao_
·
2020-08-15 22:33
FPGA
verilog
【持续更新】基础知识普及及纠错
１：DUT(DesignunderTest)的由来仿真测试与
Verilog
HDL代码的设计都是同步进行的，而每一个
Verilog
HDL代码的正确与否，都是建立在“验证结果”是否符合预期的波形基础上，综上所述
CY_store
·
2020-08-15 22:37
FPGA基础篇
微程序控制型简单CPU模型
Verilog
HDL实现
一、设计目标掌握微程序控制器的基本原理设计可以实现实现基本的指令运算指令、数据传输指令、输入输出指令、转移指令；并且具有中断和原码一位乘法功能使用
Verilog
HDL在MaxPlus2上实现CPU模型的仿真注
一枚小蔡鸡
·
2020-08-15 22:35
本科小编程
数字电路设计之VGA的字母显示的
verilog
实现
modulevga_initials_top(mclk,btn,sw,hsync,vsync,red,green,blue);inputwiremclk;inputwirebtn;inputwire[7:0]sw;outputwirehsync;outputwirevsync;outputwire[2:0]red;outputwire[2:0]green;outputwire[1:0]blue;w
Snail_Walker
·
2020-08-15 22:31
Digital
Chip
Design
Verilog
阻塞/非阻塞用法 基础
为了更好地理解上述要点，我们需要对
Verilog
语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的了解。为了解释
bh_wang
·
2020-08-15 22:15
FPGA
Verilog
HDL 学习笔记1-data type
通过两个月的学习，对
Verilog
HDL有了新的认识。学习贵在总结，遂将心得体会记录！
Verilog
HDL学习笔记1-datatype接触HDL时间其实挺长了，最开始接
badao88888888
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2020-08-15 22:58
FIR滤波器工作原理（算法）以及
verilog
算法实现（包含与IIR的一些对比）
接下来就将从这四个方面来讲解，FIR数字滤波器的工作原理(算法)与
verilog
实现。
aur123682
·
2020-08-15 22:25
Verilog
简单功能实现--同步FIFO
Part1,功能定义：用16*8RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作(高电平有效)由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常
a15022335636
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2020-08-15 22:42
Verilog
基础知识8（异步FIFO的FPGA实现）
需求说明：
Verilog
设计内容：异步FIFO设计来自：时间的诗原文：http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html本文大部分内容来自
Times_poem
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2020-08-15 22:06
Verilog基础知识
Verilog
十大基本功4 (FPGA四大设计要点)
需求说明：IC设计基础内容：FPGA四大设计要点来自：时间的诗原文：http://www.openhw.org/article/15-03/20104221426490405.html?sort=1129_1552_0_0FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元(LE)。早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buff
Times_poem
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2020-08-15 22:33
Verilog十大基本功
verilog
编写异步时序中的握手信号
在数字电路设计中，往往不存在一个系统共用一个时钟源的情况，在异步电路中，为了使得数据之间的传输不发生错误，基本有以下三种方式：1.寄存器打两拍2.握手信号3.异步fifo下面简单介绍一下握手信号，做过iic通信的小伙伴应该知道在iic通信里会有一个ask应答信号来表明数据的正确传递，那么它到底是怎么产生的呢？来看下图上图din为clk_1时钟下产生的数据，在clk_2时钟下产生dout，由于clk
SLAM_masterFei
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2020-08-15 22:40
数字电路
Verilog
FPGA
【FPGA】双端口RAM的设计（异步读写）
下面我们同样会给出
Verilog
设计和仿
李锐博恩
·
2020-08-15 22:36
Verilog/FPGA
实用总结区
序列信号产生器的
verilog
HDL 设计
一、状态转移型的序列信号产生器的
verilog
HDL设计用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。
李锐博恩
·
2020-08-15 22:35
Verilog/FPGA
实用总结区
序列信号产生器
深入理解阻塞和非阻塞赋值的区别
阻塞与非阻塞赋值的语言结构是
Verilog
语言中最难理解的概念之一。
碎碎思
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2020-08-15 21:23
FPGA
FPGA
【教程】数电基础与
Verilog
设计（二）
本文为明德扬原创及录用文章，转载请注明出处！作者：轩工四、时序逻辑电路4.1概述4.2D型锁存器4.2.1工作原理4.2.2行为建模4.2.3避免锁存器4.3D型触发器4.3.1工作原理4.3.2复位/置位D型触器4.3.3行为建模4.4寄存器4.4.1工作原理4.4.2行为建模4.5移位寄存器4.5.1工作原理4.5.2行为建模4.6计数器4.6.1工作原理4.6.2行为建模4.6.3时序分析4
MDYFPGA
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2020-08-15 21:33
FPGA
【FPGA——基础篇】同步FIFO与异步FIFO——
Verilog
实现
FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。作用：FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端是计算机的PCI总线，假
Lily_9
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2020-08-15 21:51
FPGA
ISE
verilog
错误及解决记录（不定期更新）
verilog
小白，故常常有各种ERROR和WARNING。记录一下平时自己遇到的问题，希望有用。。。REEOR1：UnexpectedEOF.翻译：意外的文件结束。
嘿嘿嘿唔哈哈
·
2020-08-15 21:19
硬件编程
system
verilog
OOP 单例模式 Singleton object UVM_TOP
UVM源码中有使用到singletonobject,即单实例。比如class：uvm_root,有且只有一个实例。OOP中的设计模式有很多，单例模式（SingletonPattern）是Java中最简单的设计模式之一。link：https://www.runoob.com/design-pattern/design-pattern-tutorial.htmlSingletonclassUsedto
Holden_Liu
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2020-08-15 21:56
UVM
systemverilog
双口FIFO与RAM
FIFO该部分转载自异步FIFO—
Verilog
实现异步FIFO设计一、FIFO简介FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线
deep_accelerater
·
2020-08-15 21:27
Verilog
实现FIFO专题（3-同步FIFO设计）
FIFO根据输入输出时钟是否一致，分为同步FIFO与异步FIFO。同步FIFO中，读写控制信号以及数据均处于同一时钟域，满足STA分析时一般不会出现亚稳态等不稳定情形；而对于异步FIFO，读写相关信号处于不同时钟域，信号的不同步可能会导致亚稳态，导致FIFO工作异常，设计较为复杂；因此，此处我们首先对较简单的同步FIFO进行分析与设计：目录一、端口设计二、功能描述三、实现代码四、参考文献：一、端口
CLL_caicai
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2020-08-15 21:42
FPGA/Verilog基础
【转载】SDRAM控制器软核的
Verilog
设计：对理解SDRAM操作很有帮助
目前，在很多通信芯片及系统的开发中，常常需要用到存储容量大、读写速度高的存储器。在各种随机存储器件中，SDRAM的价格低、体积小、速度快、容量大，是比较理想的器件。但是，与SRAM相比较，SDRAM的控制逻辑复杂，使用很不方便。为了解决这个矛盾，需要设计专用的SDRAM控制器，使系统用户象使用SRAM一样方便的使用SDRAM是十分必要的。考虑到控制器的通用性，本文提出了一种通用的SDRAM控制器的
平平谈谈才是真
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2020-08-15 21:46
FPGA/SOPC
工作
存储
语言
工具
产品
真正理解阻塞逻辑赋值与非阻塞逻辑赋值
真正理解阻塞逻辑赋值与非阻塞逻辑赋值参考文献项目简述举例说明正确代码可综合代码测试代码仿真结果错误代码可综合代码仿真结果总结参考文献[1]、数字芯片实验室（微信公众号）项目简述因为最近参加Xilinx暑假计划比较忙，已经很久没写文章了，这篇博客我们将重点讲述
Verilog
朽月
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2020-08-15 21:44
FPGA
FPGA
Verilog
FPGA的一些个人经验体会
注：首先区别一下C与
Verilog
HDL两种语言的区别。
Eagle_gqs
·
2020-08-15 21:19
FPGA
基于FPGA的DDS信号发生器
之前的博客讲到了DDS的基本原理，现在用
Verilog
代码实现DDS,能够产生四种波形，方波，三角波，正弦波，锯齿波，用按键来控制频率和选择波形。
里程。。
·
2020-08-15 21:06
FPGA中用
verilog
直接读写操作SDRAM
1简介SDRAM型号为MT48LC32M16A2。SDRAM，英文名是：SynchronousDynamicRandomAccessMemory，相较于SRAM（静态存储器），SDRAM具有：容量大和价格便宜的特点，但是需要动态刷新，保持存储单元内的数据不丢失。1.1简洁使用说明1、autorefresh每一行数据需要间隔最大64ms刷新一次，否则数据不稳定。只需要发送命令，存储器行地址自动更新。
Bryan_NJ
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2020-08-15 21:19
FPGA
基于AMBA-AHB总线的SDRAM控制器设计方案
整个控制器的设计已用
Verilog
HDL语言实现并通过了Modelsim仿真和FPGA验证。仿真结果表明所设计的控制器符合SDRAM内部指令操
hushup
·
2020-08-15 20:10
嵌入式
基于FPGA的呼吸灯设计
一：背景介绍：网上类似的标题很多，有一些呼吸灯的设计是基于单片机的，还有一部分设计是基于FPGA的，我也一时手痒，将这两天自己重新写的
verilog
描述语句晒出来，免得压箱底放久了，出现发霉点。
CY_store
·
2020-08-15 20:50
FPGA基础篇
【FPGA】FIFO的
Verilog
设计之同步FIFO的设计
这个同步FIFO的设计方法是调用异步读写双端口RAM来实现的。关于异步读写双端口RAM的设计，前面博文已经讲到过了：【FPGA】双端口RAM的设计（异步读写）此时使用双端口RAM来设计FIFO，可以使用一套端口进行写操作，一套端口进行读操作的方式来实现，例如例化方式大概是这样的：ram_dp_ar_aw#(DATA_WIDTH,ADDR_WIDTH)DP_RAM(.address_0(wr_poi
李锐博恩
·
2020-08-15 20:08
#
【
Verilog
HDL 】赋值冲突问题
进入正题，今天记录这篇笔记，应该是学习使用
Verilog
HDL描述硬件电路时都会遇到的问题，记录下来，供大家参考。
李锐博恩
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2020-08-15 13:37
Verilog/FPGA
实用总结区
HLS：c/c++语言到
Verilog
HDL
原文地址：1：http://xilinx.eetrend.com/blog/98412：http://xilinx.eetrend.com/blog/98503：http://xilinx.eetrend.com/blog/98564：http://xilinx.eetrend.com/blog/98595：http://xilinx.eetrend.com/blog/9864一些基本概念：1：h
zhangduojia
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2020-08-15 12:14
ZYNQ FPGA HLS旅程（1）
用
Verilog
开发难度太大，现在只能用HLS进行综合，鉴于有部分学者对英文文档的学习比较吃力，我就直接参考官方的手册ug871-vivado-high-level-synthesis-tutorial
Spark Wang
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2020-08-15 12:12
FPGA
HLS
HLS与RTL语言使用情况调查
经常听人说，
Verilog
或VHDL与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。
数字积木
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2020-08-15 12:29
verilog
代码设计
一：基本
Verilog
中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。
weixin_33794672
·
2020-08-15 11:14
Verilog
之基本算数运算
1.加减法moduleaddsub(input[7:0]dataa,input[7:0]datab,inputadd_sub,//ifthisis1,add;elsesubtractinputclk,outputreg[8:0]result);always@(posedgeclk)beginif(add_sub)result1101，然后和8，亦即1000相加就会得到5，亦即0101。至于溢出的最
weixin_30709929
·
2020-08-15 11:33
HLS图像处理总结（一）
HLS工具以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或
verilog
,相比于纯人工使用
weixin_30678821
·
2020-08-15 11:33
FPGA开始学习
verilog
、vivado HLS
哎，可能要将算法搞到FPGA上去了，而作为一个FPGA小白，感觉好像很难的样子。于是开始了解这些：一、step1安装和HLS1、在ubuntu下下载安装vivado：https://blog.csdn.net/wmyan/article/details/78926324安装时会叫你选择哪个Edition，记住选择第三个（第三个才有HLS），然而第二个即DesignEdition的介绍说包含了HLS
元气少女缘结神
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2020-08-15 11:17
FPGA
verilog
中for循环的转化使用
参考总结自
Verilog
那些事。。。
大写的ZDQ
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2020-08-15 11:53
FPGA
verilog
xilinx vivado HLS 小记
RTL：寄存器传输级registertransferlevel
verilog
中分级是：系统级，算法级，RTL级，门级，开关级（分为行为级、结构级）
verilog
建模方式分为：行为级和结构级。
枫_在路上
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2020-08-15 11:30
FPGA
神经网络的FPGA实现：基础卷积操作(一)
卷积核kernel_size=3*3输入特征图fmap[width,high]=[9,9]
Verilog
HDLXilinxVIVADO源文件`timescale1ns/1psmoduleconv_pe(
Pros humanity
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2020-08-15 11:53
通信与FPGA
Notepad++代码编辑器——
Verilog
编译
xianyufpga/Notepad++下载链接（包含插件）：https://pan.baidu.com/s/1uc5AmpB-dGMynbVZkLsmXg提取码：86ybNotepad++是一款精致小巧的编辑器，自带
Verilog
R-九尾
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2020-08-15 11:33
FPGA
数字IC设计——CMOS反向器（001）
不忘初芯一起学
Verilog
的99道题001题:CMOS反相器的电路原理图CMOS反相器工作原理首先考虑两种极限情况：当vI处于逻辑0时，相应的电压近似为0V；而当vI处于逻辑1时，相应的电压近似为VDD
R-九尾
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2020-08-15 11:33
不忘初芯
例说
verilog
中的generate
贴出我项目代码中一部分的generate代码，跟大家分享一下这种表达方式，期待大家领略其精神实质。genvari;generatefor(i=0;i<32;i=i+1)begin:down_wreq_genalways@(posedgeup_clk)down_wreq[i]<=(up_waddr[13:9]==i)&&(up_wreq==1);endendgenerate这其实是一种类似脚本语言的
mcupro
·
2020-08-15 11:51
VERILOG
ZEDBOARD
阻碍高层次综合设计方法学(HLS)推广的因素这么多，该从何处突破？
关于HLS：所谓的高层次综合（HLS）就是将C/C++/SystemC描述的设计意图，“翻译“成用
Verilog
/System
Verilog
描述的RTL，多应用于运算逻辑主导的设计。
路科验证
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2020-08-15 11:04
SV语言与UVM应用
验证论文解读
路科验证
基于vivado HLS的帧差图像实现
数学原理：2.vivadoHLS实现VivadoHSL是xilinx公司推出的高层次综合工具，使用C/C++就能实现传统的
verilog
语言进行的开发，降低了开发难度
crazyMadKing
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2020-08-15 11:00
vivado
FPGA之串口收发字符串控制HMI串口屏之（一）——发送模块
用
verilog
实现，包括以下几个模块：串口发送模块、串口接收模块、波特率发生器模块、字符串接收与发送调度模块（可以独立于串口接收模块，这里的输入数据位并行的，主要是为了将要待发送字符串（来自其他模块）
隔壁老余
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2020-08-15 10:19
FPGA设计开发
Verilog
乘法的实现——几种使用多级流水实现方法对比（2）
实验目的研究实现不同级流水下
Verilog
实现16位有符号乘法器使用的资源情况。
通信牛肉干
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2020-08-15 10:23
FPGA知识点
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