hdl 第29页

Verilog HDL语言

VerilogHDL是一种硬件描述语言（HDL:HardwareDiscriptionLanguage），是一种以文本形式来描述数字系统硬件的结构和行为的语言。二．Verilog的用途是什么？

星星and宇·2013-12-23 21:00

线性模型中的变量选择方法

Pleaseusethisidentifiertociteorlinktothisitem:http://hdl.handle.net/123456789/2178Title:线性模型中的变量选择方法OtherTitles

刁广强·2013-12-20 22:30

线性模型中的变量选择方法

Pleaseusethisidentifiertociteorlinktothisitem:http://hdl.handle.net/123456789/2178Title:线性模型中的变量选择方法OtherTitles

读书与远方·2013-12-20 22:30

NetworkError: 400 Bad Request

"NetworkError:400BadRequest-http://localhost:8080/hdl/user/addOrUpdateUser.do?

rnZuoZuo·2013-11-23 17:00

ORCAD CAPTURE元件库介绍

它针对设计一个新的模拟电路、修改现有的一个PCB的线路图、或者绘制一个HDL模块的方框图，都提供了所需要的全部功能，并能迅速地验证您

hongkangwl·2013-11-08 15:00

Quartus II 之Block文件编程与时序仿真

.QUARTUS 2 启动à New Projectà然后一路next，选择好芯片型号EMP240T100C5Nà选择好仿真器：Custom Verilog HDL

kaly_liu·2013-10-26 15:00

第三章 3.1 精通HDL语言：Verilog，VHDL -序

我自己都迫不及待的写这些内容了。这一章对于开发硬件来讲，是必不可少的。何况我们要开发一个CPU呢~~时常看有人发布什么Verilog之代码神马的，感觉很牛。其实你也能学得会。手动起来，跟着走。之前的章节里，我们学会了动手设计各种线图，抽象级别从高到低分别是功能块级别，逻辑门级别，MOS管级别，布线和VLSI的设计放在以后讲。那么大家在做有限状态机（FSM）的练习时，发现不用说画线路图了，就是门级别

dnangellight·2013-10-07 15:23

从VLSI设计到计算机架构系列-序

本系列会从CMOS电子回路讲起，逻辑门，状态机，硬件描述语言（HDL）和Verilog的使用，汇编语言，MIPSCPU指令集以及CPU流水线设计以后还会加有大规模集成电路设计，ARM架构，系统及开发，高端语言

dnangellight·2013-10-05 07:05

ZED-Board从入门到精通（四）：从传统FPGA开发到PL开发的转变

FPGA是这样一类数字电路，它可以反复修改自身逻辑功能，具有灵活多变的特性，设计FPGA的过程其实是遵循数字电路设计的一般流程的：（1）需求分析（2）抽象逻辑表示（真值表、状态流图）（3）具体逻辑表示（HDL

kkk584520·2013-08-16 22:00

Verilog HDL实用教程笔记

Verilog HDL实用教程笔记 DRC - Design Rule Check 几何规则检查ERC - Electrical Rule Check 电学规则检查自动参数提取LVS - Logic

·2013-08-02 02:00

DevExpress Add ASPxGridView template columns at runtime

functionGetSaveData(){ varrowCount=gdv.GetVisibleRowsOnPage(); varvalueStr=''; varcolNameStr=hdl.Get

FoxDave·2013-07-29 17:00

学习ZedBoard的问题1（根据玩转赛灵思Zedboard开发板）

用ISE14.2版本的，按照《配置结果及顶层HDL文件-玩转赛灵思Zedboard开发板（2）：最简单的测试工程》中步骤“最后一步，将硬件信息导入到SDK。

lukeliuli·2013-07-26 10:37

System Verilog的概念以及与verilog的对比

SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型

gtatcs·2013-05-24 16:12

$readmemb和$readmemh

verilog HDL程序中的两个系统任务，$readmemb和$readmemh，从文件中读取数据到存储器。

lihaichuan·2013-05-13 12:19

Dedicated to FPGA development for EMC2

DedicatedtoFPGAdevelopmentforEMC2Contents1.HowtoSection2.Hardware3.Software(HDL)3.1.http://opencores.org

linuxarmsummary·2013-04-25 11:00

FPGA 编程摘要之时钟分频及其避免锁存器

不可综合的HDL语句在用综合工具综合时将被忽略或者报

meic51·2013-04-11 16:00

VHDL和Verilog HDL的区别

HDL特别是VerilogHDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。

qianmianyuan·2013-04-09 22:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。寄存器类型主要表示数据的存储单元，其默认值为不定x。二者最大的区别在于：寄存器类型数据保持最后一次的赋值，而线网类型数据则需要持续的驱动。一、线网类型：wire：标准连线（默认为该类型）；tri：具备

jiamianwuzhe·2013-03-08 10:00

Verilog HDL 之七段数码管扫描显示

摘自：http://www.cnblogs.com/kongtiao/archive/2011/07/23/2114618.html原理：一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的LED管的输入连在一起。如图1.1所示。图1.1扫描数码管的原理图这样做的好处有两点：一是节约了器件的IO口；其二是降低了功耗。每次向LED写数据时，通过片选选通其中一个LED

狼性天下·2012-12-17 08:26

FPGA Verilog HDL 系列实例--------卡式电话计费器

VerilogHDL之卡式电话计费器我们每天都在和手机打交道，更熟悉了打电话的各项业务，那么怎么通过VerilogHDL硬件描述语言简单的控制电话的计时计费呢，下面我们就来看看是如何实现的。先介绍下卡式电话计费器的要求。一、实验要求及原理（1）计费器在话卡插入后，能将卡中的币值读出并显示出来；在通话过程中，根据话务种类计话费并将话费从卡值中扣除，卡值余额每分钟更新一次；计时与计费数据均以十进制形式

狼性天下·2012-12-16 20:56

FPGA Verilog HDL 系列实例--------直流电机PWM控制

VerilogHDL之直流电机PWM控制一、实验前知识准备在上一篇中总结了步进电机的控制，这次我将学习一下直流电机的控制，首先，我们简要了解下步进电机和直流电机的区别。（1）步进电机是以步阶方式分段移动，直流电机通常采用连续移动的控制方式。（2）步进电机采用直接控制方式，它的主要命令和控制变量都是步阶位置；直流电机则是以电机电压为控制变量，以位置或速度为命令变量。（3）直流电机需要反馈控制系统，他

狼性天下·2012-12-16 20:55

FPGA Verilog HDL 系列实例--------十进制加减法计数器

VerilogHDL之十进制加减法计数器一、原理上面的一个实验我们介绍了二进制计数器,这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表

狼性天下·2012-12-13 21:57

FPGA Verilog HDL 系列实例--------4位二进制加减法计数器

VerilogHDL之4位二进制加减法计数器一、原理计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。计数器的种类很多。按脉冲方式可以分为同步计数器和异步计数器；按进制可以分为二进制计数器和非二进制计数器；按计数过程数字的增减，可分为加计数器、减计数器和可逆计数器。本实验就是设计一个4位二进制加减法计数器，该计数器可以通过一个控制信号决定计数器时

狼性天下·2012-12-13 21:33

FPGA Verilog HDL 系列实例--------半加器与全加器

VerilogHDL之半加器与全加器一、原理算术运算式数值系统的基本功能，更是计算机中不可缺少的组成单元。1、半加器半加法和全加法是算术运算电路中的基本单元，它们是完成1位二进制相加的一种组合逻辑电路。一位加法器的真值表见表1.1；由表中可以看见，这种加法没有考虑低位来的进位，所以称为半加。半加器就是实现表1.1中逻辑关系的电路。被加数A加数B和数S进位C0000011010101101表1.1一

狼性天下·2012-12-13 21:58

FPGA Verilog HDL 系列实例--------8-3优先编码器

VerilogHDL之8-3优先编码器原理：在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。因此，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先级别。编码器有8个输入端，3个输出端。还有一个输入使能EI，输出使能EO和优先编码器工作状态标志GS。编码器以低为有效。当EI=0时，编码器工作；输出全为高。输入优先级别的次序为7，6，

狼性天下·2012-12-12 23:52

FPGA Verilog HDL 系列实例--------数据选择器

VerilogHDL之数据选择器一、原理数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。表1.1八选一数据选择器真值表二、实现在设计文件中输入Verilog代码1`timescale1ns/1ps23modulemux8_1(Y,A,D0,D1,D2,D3,D4,D5,D6,D7,G);45inpu

狼性天下·2012-12-12 23:26

FPGA Verilog HDL 系列实例--------双向移位寄存器

VerilogHDL之双向移位寄存器一、原理前一个实验设计的寄存器只有寄存数据和代码的功能。有时为了处理数据，需要将寄存器中的各位数据在移位控制信号的作用下，依次向高位或是低位移动移位。具有移位功能的寄存器称为移位寄存器。本实验就是设计一个双向的移位寄存器，该寄存器可以对4位信号串行输入的数据进行移动输出。另外，该寄存器还有一个异步清零端，低电平有效。还有一个load装载数据的信号输入，用于预置数

狼性天下·2012-12-12 15:55

FPGA Verilog HDL 系列实例--------二进制与格雷码的转换

VerilogHDL之二进制与格雷码的转换格雷码的特点：相邻的两个码组之间仅有一位不同。普通二进制码与格雷码之间可以相互转换。下面将作简要的介绍。8位二进制码转格雷码二进制码转换为格雷码：从最右边一位起，一次与左边一位“异或”，作为对应格雷码该位的值，最左边的一位不变（相当于最左边是0）。1modelebin2gry(Gry,Bin)2parameterlength=8;3output[lengt

狼性天下·2012-12-12 14:47

Nios/uCOS II笔记---软件使用综合

QuartusII11.0、NIOSII11.0XX、HDL设计：1）NIOS内核设计：使用Qsys自带IP： CLK Reset

zhuyonghao123·2012-12-11 15:00

Verilog HDL编程心得（持续记录）

1.高速设计时可把输出直接指定为状态的某几位parameter IDLE=5'b0_000_0, START=5'b1_001_1; assignK2=state[4]; assignK1=state[0]; //K1,K2为输出，直接与每个状态高位和地位对应起来（在state增加两位，作为输出码） 2.把状态的变化和输出开关的控制分开写，采用多个always，分别控制一个输出信号always@

tianhen791·2012-12-08 10:00

ZedBoard学习（6）-System Generator实现串口通信（一行HDL代码都不用写）

一直都在SystemGenerator下做图像处理相关的算法，感觉SysGen挺强大的，前几天突发奇想，能否直接用SysGen实现数据的通信呢，毕竟一句HDL代码都不写对于做FPGA的人来说却是很有吸引力的

renshengrumenglibing·2012-12-02 12:00

英文缩写-HCL HDL

另一方面，它缺乏很多在真正的HDL（HardwareDesc

Thinpro·2012-11-15 22:00

(原创)xilinx IP建立向导创建的目录和文件都是做什么的？----由错误ERROR:HDLCompiler:Instantiating from unknown module ...

使用了XPS中建立和导入IP向导(简称ipwiz)，默认的源码文件只有hdl/verilog目录下的"userlogic.v"和hdl/vhdl目录下的"ipname.vhd"文件。

weixin_30349597·2012-11-12 21:00

转——Verilog HDL中reg型变量赋值问题

实例代码如下：?12reg[63:0]reg_file;reg_file[((avs_s1_address<<3)+7):(avs_s1_address<<3)]<=avs_s1_writedata[7:0];如果这样写编译时会报错：Error:Error(10734):VerilogHDLerroratseg7_controller.v(82):avs_s1_addressisnotaconst

diyuxiaobing·2012-11-11 17:00

Verilog HDL 整数乘法器

第一章整数乘法器1.1整数的概念整数在IEEE的规定上有，短整数shortinteger,中整数integer和长整数longinteger，它们之间的关系如下：整数字节空间取值范围短整数一个字节-127~127中整数两个字节-32767~32767长整数和四个字节-2147483647~2147483647在这里笔者以短整数为笔记的主角。短整数的最高位是符号位，符号位的正负表示了该值是“正还是负

Sheller_liu's blog·2012-10-06 20:00

Verilog HDL 整数乘法器(转)

原文链接：http://www.cnblogs.com/lsl2964/archive/2012/10/06/2713332.htmlVerilogHDL整数乘法器(转)第一章整数乘法器1.1整数的概念整数在IEEE的规定上有，短整数shortinteger,中整数integer和长整数longinteger，它们之间的关系如下：整数字节空间取值范围短整数一个字节-127~127中整数两个字节-3

weixin_30918633·2012-10-06 20:00

LATTICE FPGA 工具介绍之ACTIVE-HDL 建立工程及仿真步步来（2）

7、这时系统提示错误：#ELBREAD:Error:DesignunitSYSPLLinstantiatedinfifotestip.MainFIFOnotfoundinsearchedlibraries:FIFOTESTIP,fifotestip.#ELBREAD:Error:Elaborationprocesscompletedwitherrors.#Design:Error:Elaborat

zmq5411·2012-09-11 21:00

LATTICE FPGA 工具介绍之ACTIVE-HDL 建立工程及仿真步步来（1）

下面简单介绍一下ACTIVE-HDL仿真1、建立工作区并选上添加新的设计2、选择添加已有的FPGA工程文件添加到工程中选择文件3、选择FPGA开发使用语言类型及FPGA芯片厂商及类型注意：这里一定要正确选择不然如果你在使用厂商提供的

zmq5411·2012-09-11 20:00

systemverilog语言简介

SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组

lihaichuan·2012-09-01 19:38

使用ModelSim自动生成状态机FSM的状态转换图

HDL代码设计中重要的内容之一就是设计程序的状态机FSM，状态转换控制着整个程序的流程，为了理解程序，我们经常需要把状态机的状态转换图画出来，这样看起来很直观，但是，有没有办法自动生成状态转换图呢？

jbb0523·2012-09-01 14:00

ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？

详细的参考信息如下：1.什么是BlackBox-一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这

jbb0523·2012-08-09 12:00

深入浅出FPGA-4-数字电路设计基础

引言做FPGA研发，知道一点数字电路设计的基础知识是必要的，不然的话会逐渐变成一个会HDL语言的软件工程师，这是我们都不想发生的事情，尤其是对我这样的从软件行业转行过来的人。

rill_zhen·2012-08-03 13:00

深入浅出FPGA-3-verilog HDL

rill_zhen·2012-08-01 20:00

深入浅出FPGA-2-让source insight 支持verilog HDL

引言工欲善其事，必先利其器。最近用verilog在FPGA上做一个简易的计算器，整个工程由6个模块组成，之前写的代码都是很小的，模块也很少，一般就一两个，没感觉出别扭。但是模块多了就发现，模块之间的关系就比较复杂，例化一个module时，要反复查看模块的接口，这要反复打开关闭对应的文件，比较麻烦。我之前是做嵌入式软件的，深知一个好的代码编辑工具的重要，其中sourceInsight是其中的佼佼者。

rill_zhen·2012-07-27 13:00

FPGA 使用Active-HDL仿真时出现Cannot access SLP signal `/clk'. Use switch +access +r for this region.

如题# KERNEL: Warning: Cannot access SLP signal `/clk'. Use switch +access +r for this region.解决方法：如图在读写添加上使用某个信号所在的单元模拟过程即可clk咋modelsimteatdram中.

zmq5411·2012-07-20 11:00

FPGA查找表

当用户通过原理图或HDL语言描述了

supreme42·2012-07-16 23:00

Verilog HDL语言always块未声明positive或negative导致的时钟不对准

题目：VerilogHDL语言always块未声明positive或negative导致的时钟不对准程序一直有一个问题，明明对好的时钟，复查了很多遍，但仿真结果就是不对，错开了两个时钟，不知何故。由于先前没仔细查ModelSim仿真波形，只能又花了一晚上把数据跑了一遍，这次清楚了，但看到了两个奇怪的现象，如下图所示：其中xk_re_multi和xk_im_multi分别是xk_re和xk_im的

jbb0523·2012-07-16 08:00

CONCEPT HDL和CAPTURE CIS的区别

转自：http://wxiaobiao8.blog.163.com/blog/static/40103967201075112255553/ Cadence公司旗下有两个产品链，一个是IC产品，一个是PCB产品。PCB产品又分成PO系列和PS系列，PO就是Orcad系列，PS是高端系列，有的人称其为Allegro系列，其实并不准确。 Cadence公司在收购Orcad之前，它的原理图

hunhunzi·2012-06-23 23:00

FPGA开发流程及步骤含义

所谓综合：就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。

yuyin86·2012-06-12 13:00

【FPGA黑金开发板】Verilog HDL那些事儿--串口模块（十一）

声明：本文为转载作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/关于FPGA串口通信的问题，老实说看了好多资料，都没有找到满意的结果，直到在黑金动力论坛中看到这篇文章，一时竟有豁然开朗之感，老实说黑金写的文章这的很不错，本人在里面受益颇多，在此对黑金的工作人员表示致敬！3.

HiBaby1111·2012-05-31 17:07

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