hdl

【FPGA黑金开发板】Verilog HDL那些事儿--串口模块（十一）

声明：本文为转载作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/关于FPGA串口通信的问题，老实说看了好多资料，都没有找到满意的结果，直到在黑金动力论坛中看到这篇文章，一时竟有豁然开朗之感，老实说黑金写的文章这的很不错，本人在里面受益颇多，在此对黑金的工作人员表示致敬！3.
huangshizeng·2012-05-31 17:00

modelsim se 10.1a 下载与破解

学HDL避免不了的要用到modelsim，遗憾的是至今也没怎么用，昨天下载了modelsim装上了，鼓捣破解鼓捣了一阵子。     
haozi_1989·2012-05-10 11:00

“KPEDBG_HDL_POP_FCPTRKilled” 的解决办法

最近在用TimesTen数据库，用occi访问。程序会莫名其妙的异常退出并报标题所示错误。解决办法修改sqlnet.ora文件内容：确定有以下几行：这个异常是occi多线程访问的缘故。
LYN_BIGDREAM·2012-04-26 16:00

FPGA验证技术

FPGA开发流程和IC的开发流程相似，主要分为以下几个部分：1）设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来；2）功能验证，也就是前仿真
snow_tony·2012-04-16 23:17

给UltraEdit设置Verilog语法高亮

是一个使用广泛的编辑器，但它并不直接支持HDL。       在网上查了资料后，自定义了一个Verilog的
zmq5411·2012-03-22 10:00

让UltraEdit_17.30.0支持Verilog HDL

【问题描述】如何让UltraEdit_17.30.0支持VerilogHDL语法着色显示？【软件版本】UltraEdit_17.30.0.1014_XiaZaiBa【实现效果】如图1所示，用UltraEdit_17.30.0打开一个VerilogHDL文件，实现语法着色：图1语法着色效果  【步骤】1打开UltraEdit_17.30.0，点击高级->配置2在编辑器显示->语法着色->文档的完整目
tandesir·2012-03-09 10:00

CSS代码大全

空间名称和简介区域#header主体部分{height:89px;background:#3399CC}#headerdiv.lc左背景图{background:url(temp1/hdl.jpg)no-repeat
伊洛伊·2012-02-08 01:01

FPGA学习笔记4-VHDL

speed IC hardware description language)--超高速集成电路语言 -IEEE业界标准硬件描述语言（IEEE 1076） -用于仿真和综合的高级描述语言 术语 -HDL
lovnet·2012-01-20 07:00

FPGA学习笔记4-VHDL

基础(veryhighspeedIChardwaredescriptionlanguage)--超高速集成电路语言-IEEE业界标准硬件描述语言（IEEE1076）-用于仿真和综合的高级描述语言术语-HDL
iteye_7884·2012-01-20 07:00

FPGA学习笔记3-verilog HDL

Verilog HDL基础 不是软件编程语言，是一种可以硬件仿真的硬件描述语言 常用术语 HDL-Hardware Description Language RTL-Register Transfer
lovnet·2012-01-19 14:00

CPLD--HDL (1)

 moduleLightLed2(LED);      output [7:0]LED;           reg        [7:0]LED;         always                     //过程块连续赋值   begin       LED=8'b01010101; //输出LED的状态0x55   endendmodule   moduleLightLed(L
chepwavege·2011-12-13 10:00

SAP-BAPI-将指定的交货单发货过账(指定账期和出货仓位)

  ipk   liketableof/SPE/BAPIOBDLVITEMCONFwithheaderline,  ret   liketableofBAPIRET2withheaderline,  hdl
fangkailove·2011-12-06 23:00

[笔记].活用Quartus II内置模板，快速输入HDL代码、TimeQuset约束及tcl语句等

譬如，新建一个v代码，选择Edit>InsertTemplate或单击，即可选择插入预置的VerilogHDL模板。图1 先前发帖有介绍[资料].学TimeQuest必看，其中提到的TimeQuestCookbook是一本极好的TimeQuset入门资料。刚好，这个Cookbook里面的案例及sdc约束语句在模板中也有。凭借模板，可以快速插入所需的约束。新建一个sdc文件，选择Edit>Inser
_安德鲁·2011-11-24 20:00

第4章 ISE开发环境使用指南[FPGA开发实用教程]——第2节 HDL代码输入

 第2节HDL代码输入4.2.1新建工程首先打开ISE，每次启动时ISE都会默认恢复到最近使用过的工程界面。当第一次使用时，由于此时还没有过去的工程记录，所以工程管理区显示空白。
jbb0523·2011-10-26 15:00

Google的自主驾驶汽车如何工作

汽车顶部安装了激光测距仪HDL-64ELiDAR，生成周围环境的详细3D地图，然后将激
blackhat Rehtron·2011-10-20 14:00

Google的自主驾驶汽车如何工作

汽车顶部安装了激光测距仪HDL-64ELiDAR，生成周围环境的详细3D地图，然后将激
blackhat Rehtron·2011-10-20 06:00

基于模型设计的FPGA开发与实现：基本流程（一）之入门小例子(二)：秒表

 MBD-FPGA开发与实现http://blog.sina.com.cn/McCrocodile这个例子是演示在Simulink环境下借助Stateflow设计一个FSM是多简单的事情，即使生成HDL
mccrocodile·2011-10-12 09:00

基于模型设计的FPGA开发与实现：滤波器设计与实现（四）Matlab中滤波器HDL代码生成优化

MBD-FPGA开发与实现http://blog.sina.com.cn/McCrocodile先来看看前面章节设计的滤波器对于实际应用是个多糟糕的设计！！！上面一节中我们使用分离两个信号的滤波器高达60阶，如果我们要放大EP3C25中，基本上是不可接受的，如果我们还有其他逻辑。EP3C25只有132个9bit的嵌入式乘法器。  屏幕剪辑的捕获时间:2011/9/1021:33  下面看下上一节生
mccrocodile·2011-09-14 09:00

基于模型设计的FPGA开发与实现：滤波器设计与实现（三）Matlab中滤波器的HDL代码生成

http://blog.sina.com.cn/McCrocodile这里要介绍的内容可以在帮助文档FilterDesignerHDLCoder章节查找到相应的内容，包括：如何在Matlab中生成滤波器的HDL
mccrocodile·2011-09-09 23:00

基于模型设计的FPGA开发与实现：滤波器设计与实现（二）Matlab中滤波器的定点化

这里主要介绍在设计滤波器中使用工具中的定点化选项，实现滤波器的定点化，为后面一节的HDL代码生成做铺垫。这儿还是使用前面的例子，来实施定点化。FDAt
mccrocodile·2011-09-06 21:00

[原创].抛弃QII自带文本编辑器，换Notepad++，照样可以定位错误行；暨如何开启Notepad++的自动补全功能

1.使用QII自动调用Notepad++来打开HDL、sdc、txt等文件；并且可以在报错的时候，Notepad++可以直接高亮所报错的行（此模式下，Notepad++最大化后效果最佳）。
_安德鲁·2011-07-21 16:00

Simulink HDL Coder中的BlackBox及RAM仿真初始化

HDLDemo模块&EML源文件下载：http://download.csdn.net/source/3144044   屏幕剪辑的捕获时间:2011/3/2914:05HDLDemo中的RAM模块可以直接生成HDL
mccrocodile·2011-06-07 22:00

CPLD/FPGA/Verilog_Verilog中阻塞与非阻塞的区别

我们先来看几段代码及其对应的电路： HDL源代码对应的RTL电路moduleShifter1( Clk, D, Q3 ); inputClk; input[7:0]D; out
yangtalent1206·2011-05-18 17:00

HDL,你们作对了吗？

许多大型组织已经或者正准备实施企业资源规划系统(ERP) ，以便将企业的订购、库存、运输、会计 和人力资源管理等功能整合到一起。这些组织了解ERP 的潜在收益，并能分析其各种各样的技术问题，但 是许多公司却没有意识到组织问题对ERP 实施的重要性。 例如，在2001 年上半年，拥有14∞家店铺的加拿大第二大杂货连锁店Sobey 放弃了其为期两年、投资 9000 万美元的ERP 项目O
·2011-05-15 22:00

浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

一、HDL不是硬件设计语言过去笔者曾碰到过不少VHDL或Verilog
jbb0523·2011-05-09 20:00

verilog_test

c0e1470bbb68a98271fefa1a.htmlWritingEfficientTestbenches原文作者：MujtabaHamid翻译：[email protected](浙江大学飘渺水云间论坛)[请阅读文档最后的说明]摘要：本应用笔记是专门为没有测试编写经验并对HDL
liulinghhh·2011-03-25 11:00

Stateflow中转换多个事件触发的状态机HDL生成代码

文件下载：http://download.csdn.net/source/3135551  使用Stateflow设计状态机，可视化调试非常好，便于测试，生成的效率高，C和HDL都可以~~~介绍一例给跳沿事件触发给位电平输入的实例
mccrocodile·2011-03-16 13:00

关于FPGA学习的几个问题

1.基础问题FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是那个版本的，这个是基础，多了解也有助于形成硬件设计的思想。
farsight2009·2011-03-07 18:00

HDL编程使用verilog代码而非逻辑框图的原因--持续更新

1、如果你的代码是用框图搭的，就算仅仅是顶层模块是用框图搭的，虽然看上去视乎暂时觉得比较直观，用逻辑框图搭的一个致命弱点在于代码的持续更新。当你的设计不断更新变大变复杂之时，逻辑框图无法提供一个有效的稳健的持续更新手段，最后的结果只能是惨不忍睹。2、如果别人需要在你的代码集成之上添加新的功能，逻辑框图就更杯具了。。。3、逻辑框图的网络标号可以是“15V_IN”这类以数字打头的东东，但是这个在代码里
adream307·2011-03-07 14:00

我的EDA课程设计 Verilog HDL 自动售票机的实现

·设计目标：本设计完成基于VerilogHDL的自动售票系统，综合软件用QuartusII8.1。本自动售票系统可以完成1元、2元、3元、4元四种票的自动售出，货币种类可以是1元、5元、10元、50元、100元，能自动找零和显示·总体设计：共有四个主要模块和一个顶层模块：四个模块分别是主控模块、统计模块、出票模块和找零模块；顶层模块负责各模块间的连接，组成一个可用的自动售票系统。总体结构如下：·各
weixin_30363509·2011-01-15 10:00

DEBUG快速定位问题的方法

触摸屏按下函数wgui_general_pen_move_hdlr//触摸屏移动函数wgui_general_pen_down_hdlr//触摸屏松开函数wgui_general_pen_repeat_hdl
xinke87·2011-01-11 11:00

其它有用

[路径]电脑网络-计算机教程-计算机教程3-嵌入式系统相关资料-FPGA-HDL CPLD FPGA-开发试验板及下载电缆-上海颐科电子技术有限公司.
jarymakej2ee·2011-01-10 15:00

乘法器的Verilog HDL实现

对应的HDL代码为：modulemulti_CX(clk,x,y,result); inputclk; input[7:0]x,y; output[15:0]result; reg[15
chrisongs·2010-12-27 23:00

流水线技术原理和Verilog HDL实现

所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。 如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计
chrisongs·2010-12-24 11:00

VC中GlobalAlloc,GlobalLock,GlobalUnlock的使用及其说明

VC中GlobalAlloc,GlobalLock,GlobalUnlock的使用及其说明*buf_hdl=(char*)GlobalAlloc(GPTR,(size_t)buf_getsize);*buf_data_p
zhangxiaonanwin·2010-12-13 11:00

Verilog HDL语法基础

1          Verilog是大小写相关的，其中的关键字全部为小写。2          空白符由空格、制表符、和换行符组成。3          单行注释以“//”开始，verilog将忽略此处到行尾的内容。多行注释以“/*”开始，以“*/”结束。多行注释不允许嵌套4          操作符有三种：单目操作符、双目操作符和三目操作符。5          数字声明Verilog中有两种
zmq5411·2010-12-04 10:00

经典的verilog键盘扫描程序

想想自己编码的时候那个warning是满天飞，现在才明白HDL设计有那么讲究了，代码所设计的不仅仅是简
suifing·2010-11-10 20:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--GUI系统（二十五）（大结局）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/6.3实验二十四：GUI系统终于写到这本笔记的尾声了，在6.1章和6.2章，笔者所建立的系统都是由几个接口东拼西凑组合而成，那并非“系统建模”的主要意义，而是一个概念而已。在这一章笔者用另一种概念，一种更接近“
FPGA黑金开发板·2010-10-29 21:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--RTC系统（二十四）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/6.2实验二十三：RTC系统在实验二十三，我们将两个接口，蜂鸣器接口和PS接口组成SOS系统。这一章我们将使用按键接口，RTC接口和数码管接口组成RTC系统。 在这里笔者不得不提及，在第五章的末段（5.8章），
FPGA黑金开发板·2010-10-29 20:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--系统建模（二十三）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/第六章：低级建模-系统建模 在第五章之中，我们为各个资源都进行封装。在第五章的结尾笔者留了这样一个问题“对模块的封装建模，是为什么后期而作准备？”然而这一章就是答案。对！关于模块的封装就是为“系统建模”而作准备
FPGA黑金开发板·2010-10-29 20:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--RTC接口封装(二十二)

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/5.8实验二十一：RTC接口在5.1章中，笔者说过“每一件硬件资源的封装，都有自己的考虑”。key_interface.v考虑了“5个拥有同样功能（滤抖）按键”。smg_interface.v考虑了“6位数码管
FPGA黑金开发板·2010-10-29 20:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--LCD（12864）封装(二十一)

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FPGA黑金开发板·2010-10-29 20:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--VGA(二十)

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FPGA黑金开发板·2010-10-29 19:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--串口发送|接收 封装（十九）

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FPGA黑金开发板·2010-10-29 19:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--PS2封装（十八）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/5.4实验十七：PS2封装有关PS2驱动什么，我们已经在实验八完成了，这一章我们要将PS2封装。在这里笔者稍微重复一下“封装（接口）的定义”：（一）最后的工程。（二）使模块独立。在5.3章中，我们对蜂鸣器的封装
FPGA黑金开发板·2010-10-29 19:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--蜂鸣器封装（十七）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/5.3实验十六：蜂鸣器封装当读者看到这章，不要笑出来，笔者连蜂鸣器也不放过，蜂鸣器也逃不过封装的命运。在前面（5.1和5.2）的试验中，无论是独立键盘，还是数码管，它们都有自己的考虑，如：独立按键必须消抖，数码
FPGA黑金开发板·2010-10-29 18:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--数码管封装（十六）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/5.2实验十五：数码管封装数码管的驱动实验在实验七有干过了是吗，但是驱动和封装时不同一回事（5.1章说过了）。在实验七中，我曾经针对“十进制”“两位数码管”，去完成驱动的设计，但是在建模的过程中，我也付出许多昂
FPGA黑金开发板·2010-10-29 18:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--独立按键封装(十五)

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/第五章：低级建模-封装（接口建模）在这章开始，笔记不再讨论“低级建模”相关的基础了，在前几章笔记已经说过，“低级建模”为“后期准备”的影响力是可大可小。在这里我们先讨论这样一个话题：一层高楼，我们必须从地基开始
FPGA黑金开发板·2010-10-29 18:00

【黑金动力社区】【原创博文集锦】《Verilog HDL那些事儿》导读

【连载】【FPGA黑金开发板】VerilogHDL那些事儿--我眼中的FPGA和VerilogHDL（一）【连载】【FPGA黑金开发板】VerilogHDL那些事儿--低级建模的基础（二）【连载】【FPGA黑金开发板】VerilogHDL那些事儿--倾向并行操作（三）【连载】【FPGA黑金开发板】VerilogHDL那些事儿--不是“编程”是“建模”（四）【连载】【FPGA黑金开发板】Verilo
FPGA黑金开发板·2010-09-27 23:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--命令式的仿顺序操作（十四）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/4.3命令式的仿顺序操作什么是VerilogHDL式的仿顺序操作！？在明白这东西之前，我们先看几个例子：假设我要建立可以产生SSS，S0S，0S0，000这四种模块。如果模仿C语言函数会是如下：//基础函数S_
FPGA黑金开发板·2010-09-25 01:00
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