hdl

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--12864（ST7565P）液晶驱动（十三）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/4.2实验十二：12864（ST7565P）液晶驱动显示概念含有ST7565P芯片的液晶，是没有文库支持的功能，但是没有就没有啦！液晶可以给我画画，那么它就是好东西了。液晶的“显示”，液晶的“扫描次序”全部都与
FPGA黑金开发板·2010-09-25 01:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模 仿顺序操作（十二）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/第四章低级建模仿顺序操作4.1基本思路C语言的编程，在理解上我们可以看成“顺序操作”。就如吃饭一系列步骤一样，张口，将饭入口，咬碎，吞下。VerilogHDL语言，要执行如同“顺序操作”，实际上是不可能的，但是
FPGA黑金开发板·2010-09-25 01:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--串口模块（十一）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/3.4实验十：串口模块单片机？串口？这些已经是众所周知的组合了吧。但是有一点你是否明白过串口传输的细小部分呢？我们先抛开硬件接口不谈（基本上没有什么好谈），在传统的串口实验。我们只是在串口的表面上，对单片机的寄
FPGA黑金开发板·2010-09-21 01:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--VGA驱动（十）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/ 实验九：VGA驱动实验九之一：驱动概念VGA驱动实验作为FPGA的入门实验，多少也有些挑战。VGA是什么？估计有接触过电脑的朋友多少也是知道。粗略认识VGA可分为，VGA硬件接口，和VGA协议。VGA硬件接口
FPGA黑金开发板·2010-09-21 00:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--PS2解码（九）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/3.2实验八：PS2解码PS2的简单认识在以前使用单片机对PS2进行解码的时候，一句话就是苦。如果是CPLD或者FPGA的前提下，PS2的解码才有意义。PS2的接口如上图，除了Pin5和Pin1其他的引脚对解码
FPGA黑金开发板·2010-09-21 00:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--数码管电路驱动（八）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/3.1实验七：数码管电路驱动学习过单片机的朋友，多多少少都对数码管有些认识吧？关于这些基础知识，我就不再重复了，因为网上已经有一大堆这样的资料。我曾经学过不同驱动方法，但是从黑金开发板的电路来看，我觉得设计者真
FPGA黑金开发板·2010-09-21 00:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的基础实例（七）

声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/ 第三章低级建模的基础实例从这一章开始，主要是由四个实验组成。实验七:数码管电路驱动。这个实验作为入门实验最具经典。透过这个实验可以有效让读者在“实感”上，感觉“低级建模”和传统的建模的区别。而且这个实验又很好
FPGA黑金开发板·2010-09-21 00:00

【转】基于verilog HDL 的FPGA设计中可综合的问题

 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，modul
yuqix·2010-09-13 17:54

【转】基于verilog HDL 的FPGA设计中可综合的问题

 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，modul
yuqix·2010-09-13 17:54

基于verilog HDL 的FPGA设计中可综合的问题

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module
yuqix·2010-09-13 17:54

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的资源（六）

声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.5低级建模的资源低级建模有讲求资源的分配，目的是使用“图形”来提高建模的解读性。图上是低级建模最基本的建模框图，估计大家在实验一和实验二已经眼熟过。功能模块（低级功能模块）是一个水平的长方形，而控制模块（低级控制模块）是矩形。组合模块，可以是任意的形状
FPGA黑金开发板·2010-08-29 12:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--听听低级建模的故事（五）

声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.4听听低级建模的故事经过两章的洗礼，这一章就放松放松吧...听听我讲故事。我大约初学FPGA有两个月左右后，我步入学习FPGA的瓶颈期。那时候，我虽然很好掌握VerilogHDL语言的基础，并且很熟悉RTL级代码，可是我始终有一种“不可触及”的感觉。我
FPGA黑金开发板·2010-08-29 11:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--不是“编程”是“建模”（四）

声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.3VerilogHDL不是“编程”是“建模”在初次接触VerilogHDL语言的时候，网上很多朋友都说它和C语言很相似？但是对于这个问题，我真的头疼很久！如果说VerilogHDL与C语言不同，但是是什么地方不同，我却有说不出的感觉。单片机是一种已经完
FPGA黑金开发板·2010-08-29 11:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--倾向并行操作（三）

声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.2倾向并行操作在2.1章理解了"顺序操作"和“并行操作”的区别之后，这一章我们要讨论并且习惯“并行操作”的思考。上图是一个组合模块，里边包含了两个功能模块。一是对闪耀灯控制的功能模块，二是对流水灯控制的功能模块。假设我要利用“顺序操作”实现如图的功能模
FPGA黑金开发板·2010-08-29 11:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的基础（二）

声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/第二章：低级建模的基础2.1顺序操作和并行操作顺序操作和并行操作，是新手们很容易混乱的一个重点。但是为了将低级建模发挥到极限，这一点必须好好的理解。VerilogHDL语言，虽然不同与其他高级语言的优秀结构性，但是作为硬件描述语言的它，最大的优势是并行操作
FPGA黑金开发板·2010-08-29 10:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--我眼中的FPGA 和Verilog HDL（一）

黑金动力社区：http://www.heijin.org声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/           从即日起，由akuei2为黑金开发板编写的Verilog教程开始连载了，在此对akuei2的辛勤劳作表示深深的敬意。同时，我们黑金动力社区也将不遗余力的继续为大家打造高品质的教程
FPGA黑金开发板·2010-08-04 23:00

向鼠标所在的窗体发送消息

   CPointpt;   ::GetCursorPos(&pt);   HWNDhdl=::WindowFromPoint(pt);   CWnd*pwnd=CWnd::FromHandle(hdl
tastelife·2010-07-30 13:00

dsp fpga差别

1)内部资源FPGA侧重于设计具有某个功能的硬件电路，内部资源是VersaTiles（ActelFPGA）之类的微小单元，FPGA的内部单元初始在编程前都是使用的是HDL语言实现硬件电路的设计描述。
cybertan·2010-07-21 20:00

试验三 状态机应用实验

实验原理 状态机设计可以称得上是HDL 设计里面的精华，几乎所有的设计里面都或多或少地使用了状态机的思想。
xmind·2010-06-29 12:00

Verilog例化时的参数传递

【原文】http://www.fpganotes.com/post/32/ 类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com
xmind·2010-06-22 11:00

HDL的四种建模方式

在FPGA设计中，有四种HDL的建模方式，主要有结构化描述方式、数据流描述方式、行为描述方式和混合设计描述：结构化描述方式：结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（HDL概念为例化
qp314·2010-02-04 08:00

[转](笔记)初识 Verilog HDL , 什么是verilog HDL?

什么是verilogHDL?      verilog是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外，verilog提供了编程语言接口，通过该接口用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。      verilog不仅定义了语法，而且对每
delacroix_xu·2010-01-27 01:00

Design Compiler FAQ

它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducingdesigntime的同时提高了设计的性能。
yuqix·2009-10-22 21:42

Design Compiler FAQ

它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducingdesigntime的同时提高了设计的性能。
yuqix·2009-10-22 21:42

Design Compiler FAQ

它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducingdesigntime的同时提高了设计的性能。1.2DC
yuqix·2009-10-22 21:42

从IC设计来看Trace32的用途

     通常的芯片设计，在开发阶段都会先在一个包含硬IP核的FPGA上进行，通过使用硬件描述语言HDL来对FPGA进行编程，这样既能加快设计速度又能够节省成本，最重要的是可以在芯片开发阶段发现可能存在的
guopeixin·2009-10-19 22:00

参数化模块库(LPM)的使用

在MAX+PLUSII和QuartusII中调用LPM库函数非常方便，用户既可以在图形输入法中直接调用，也可以在HDL源文件中调用
formerman·2009-10-12 10:00

modelsim do文件

Modelsim是现在业界比较流行的HDL语言仿真工具。在这里关于他的使用我就不说了。主要是讲一讲困扰我们的库编译的问题。     
politefish·2009-09-25 12:00

Verilog HDL仿真激励的产生

一、变量初始化变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。当initial语句块中有多条语句时，需要用begin…end或者fork…join语句。直接初始化，如：reg[7:0]cnt=8'b00000000;二、时钟信号的产生1、普通
formerman·2009-09-13 19:00

Verilog HDL常用的行为仿真描述语句（六）

六、串行激励与并行激励语句begin…end语句用于启动串行激励，fork…join语句用于启动并行激励。fork…join语句语法格式如下：fork:<>   时间控制1行为语句1；   …   时间控制n行为语句n；join其中，fork…join块内被赋值的语句必须为寄存器型变量。其主要特点如下：并行块内语句是同时开始执行的。并行块语句中指定的延时控制都是相对于程序流程进入并行块时刻的延时。
formerman·2009-09-13 16:00

Verilog HDL常用的行为仿真描述语句（五）

五、task和function语句task语句和function语句可以将固定操作封装起来，配合延时控制语句，可精确模拟大多数常用的功能模块。 例：'timescale1ns/1psmoduletb_tri;parameterbsize=8;parameterclk_period=2;parametercac_delay=6;reg[(bsize-1):0]din;reg[(3*bsize-1):
formerman·2009-09-13 16:00

Verilog HDL常用的行为仿真描述语句（四）

四、事件控制语句在仿真程序中，可以通过“@(事件表达式)”来完成单次事件的触发。分电平触发和信号跳变沿（posedge上升沿和negedge下降沿）触发两大类。
formerman·2009-09-13 15:00

Verilog HDL常用的行为仿真描述语句（三）

三、wait语句wait语句是一种不可综合的电平触发事件控制语句，有如下两种形式： wait(条件表达式)语句/语句块;wait(条件表达式);对于第一种形式，语句块可以是串行块（begin…end）或并行块（fork…join）。当逻辑表达式为“真”时，语句块立即得到执行；否则，暂停进程并等待，直到逻辑表达式变为“真”，再开始执行。对于第二种形式，当仿真执行到wait语句时，如果条件表达式为真，
formerman·2009-09-13 15:00

Verilog HDL常用的行为仿真描述语句（二）

二、force和release语句force/release语句用来跨越进程对一个寄存器或一个电路网络进行赋值。force语句可为寄存器类型和线网类型变量强制赋值。当应用于寄存器变量时，寄存器当前值被force覆盖；当release语句应用于寄存器变量时，寄存器当前值将保持不变，知道重新赋值。当force语句应用于线网变量时，数值立即被force覆盖；当release语句应用于线网变量时，线网数值
formerman·2009-09-13 15:00

Verilog HDL常用的行为仿真描述语句（一）

一、循环语句1、forever语句forever语句必须写在initial模块中，主要用于产生周期性波形。2、利用for、while循环语句完成遍历for、while语句常用于完成遍历测试。当设计代码包含了多个工作模式，那么就需要对各个模式都进行遍历测试。其典型的应用模板如下：parametermode_num=5;initialbegin//各种不同模式的参数配置部分for(i=0;i
formerman·2009-09-13 14:00

Verilog HDL中的延迟控制语句

延迟语句用于对各条语句的执行时间进行控制，从而快速满足用户时序的要求。VerilogHDL语言中延时控制的语法格式有两类：#行为语句;#;其中，“#”是延迟控制的关键字符，可以是直接指定的延迟时间量，并以多少个仿真时间单位的形式给出。延迟时间可以是常量数字，也可以是表达式或变量。
formerman·2009-09-13 14:00

Verilog HDL的Testbench简介

Testbench模块没有输入输出，在Testbench模块内例化待测设计的顶层模块，并把测试行为的代码封装在内，直接对测试系统提供测试激励。下面是一个基本的Testbench结构模块：moduletestbench;   //数据类型声明   //对被测试模块实例化   //产生测试激励   //对输出响应进行收集endmodule一般来讲，在数据类型声明时，和被测模块的输入端口相连的信号定义为
formerman·2009-09-13 09:00

(Verilog HDL)如何提高代码的仿真效率

本文主要讨论在VerilogXL平台上提高仿真效率的代码风格。1、尽量使用case语句而不是复杂的if-else结构方法一：使用case语句moduleCaseMux8(y,i,sel);   output      y;   input [7:0]i;   input [2:0]sel;   reg         y;   wire  [7:0]i;   wire  [2:0]sel;   a
leonsc·2009-09-12 16:00

(Verilog HDL)阻塞赋值和非阻塞赋值的区别和使用

过程赋值语句多用于对reg型变量进行复制，过程赋值有阻塞复制和非阻塞赋值两种。非阻塞赋值的符号为：<=阻塞赋值符号为：=(1)非阻塞赋值的例子：regc,b;always@(posedgeclk)beginb<=a;c<=b;end(2)阻塞赋值的例子：regc,b;always@(posedgeclk)beginb=a;c=b;end上述例子中，使用非阻塞赋值方法，其中的每个<=都可以理解为一个
leonsc·2009-09-12 00:00

Verilog HDL的编译预处理语句

一、宏定义'define语句包括宏定义指令包括：'define和'undef。声明语法格式：'define在代码中的应用格式：'macro_name 和parameter的区别：作用域不同：parameter作用于声明的那个文件。而'define的作用范围从编译器读到define语句开始，到'undef语句结束。可以超过单个文件的边界时仍然有效。parameter可以作为模块例化时的参数传递，实现
formerman·2009-09-11 17:00

Verilog HDL的任务和函数

Technorati标签:FPGA,CPLD,VerilogHDL任务和函数只能实现组合逻辑，而对时序逻辑无能为力。一、任务任务就是一段封装在“task…endtask”之间的程序。任务可以彼此调用，而且任务内还可以调用函数。1、任务定义形式如下：tasktask_id;  //任务名   [declaration]  //端口定义   procedural_statement //任务的具体操作
formerman·2009-09-11 15:00

（Verilog HDL）wire型和reg型的电路区别

 wire型，意为连线型，一般用于组合逻辑（CL）之中。verilogHDL模块中的输入输出信号类型默认时自动定义为wire型。reg型，意为寄存器型，既可以用组合逻辑实现，亦可用于时序逻辑中，即用触发器（filp-flop）实现。wire型和reg型在verilogHDL语法中的区别在于，wire型数据通常用assign语句赋值，reg型数据必须被放在过程语句中（如initial、always）
leonsc·2009-09-11 12:00

Verilog HDL运算符

一、逻辑运算符：&&：逻辑与；||：逻辑或；!：逻辑非。二、关系运算符：==：逻辑相等；!=：逻辑不等；===：全等；!==：不全等。"==="和"!=="可以比较含有x和z的操作数，在模块的功能仿真中有着广泛的应用。三、位运算符：~：非；&：与；|：或；^：异或；^~：同或。四、拼接运算符： {s1,s2,…,sn}五、一元约简运算符： 约简运算符对单个操作数进行运算，最后返回一位数。其运算过程
formerman·2009-09-10 22:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。寄存器类型主要表示数据的存储单元，其默认值为不定x。二者最大的区别在于：寄存器类型数据保持最后一次的赋值，而线网类型数据则需要持续的驱动。一、线网类型：wire：标准连线（默认为该类型）；tri：具备高
formerman·2009-09-10 22:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。寄存器类型主要表示数据的存储单元，其默认值为不定x。二者最大的区别在于：寄存器类型数据保持最后一次的赋值，而线网类型数据则需要持续的驱动。 一、线网类型：wire：标准连线（默认为该类型）；tri：具备
formerman·2009-09-10 22:00

Js 通过attachEvent增加事件

function addEvent(elem, type, hdl){ if (elem.addEventListener) { elem.addEventListener(
bdk82924·2009-09-03 10:00

VHDL中的signal和variable探讨

HDL代码实现功能：对clk进行计数，当计数值等于4时，输出flag=‘1’；注：使用的综合工具为SynplifyProV8.11、采用variable的HDL代码LIBRARYIEEE;USEIEEE.STD_LOGIC
hbd1986·2009-07-04 19:00

关于FPGA学习的几个问题

1.基础问题FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是那个版本的，这个是基础，多了解也有助于形成硬件设计的思想。
farsight2009·2009-06-14 11:00

fpga开发流程

1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件
joewolf·2009-03-12 08:00

VHDL和 verilogHDL的区别

硬件描述语言HDL（HardwareDescribeLanguage）HDL概述随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。
aaaaatiger·2009-01-26 00:00
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