hdl

【连载】 FPGA Verilog HDL 系列实例--------3-8译码器

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 3-8译码器 一、原理： 　　译码是编码的逆过程，它的功能是将特定含义的二进制码进行辨别，
·2015-11-02 13:44

【连载】 FPGA Verilog HDL 系列实例--------直流电机PWM控制

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 直流电机PWM控制 一、实验前知识准备 　　在上一篇中总结了步进电机的控制，这次我将学习一下直流电机的控制
·2015-11-02 13:44

【连载】 FPGA Verilog HDL 系列实例--------步进电机驱动控制

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 步进电机驱动控制 　　步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心
·2015-11-02 13:43

【连载】 FPGA Verilog HDL 系列实例--------七段数码管扫描显示

【连载】 FPGA Verilog HDL 系列实例 Verilog HDL 之 七段数码管扫描显示 原理： 　　一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的
·2015-11-02 13:42

【连载】 FPGA Verilog HDL 系列实例--------交通灯的控制

【连载】 FPGA Verilog HDL 系列实例 Verilog HDL 之 交通灯的控制 原理与要求：  　　 在十字路口，每条道路各有一组红、黄、绿灯和倒计时显示器，用以指挥车辆和行人有序的通行
·2015-11-02 13:42

【连载】 FPGA Verilog HDL 系列实例--------AD转换（ADC0809）

【连载】 FPGA Verilog HDL 系列实例 Verilog HDL 之 AD转换  　　AD转换就是模数转换，顾名思义，就是把模拟信号转换成数字信号。
·2015-11-02 13:41

【连载】 FPGA Verilog HDL 系列实例--------矩阵键盘接口

【连载】 FPGA Verilog HDL 系列实例　  Verilog HDL 之 矩阵键盘接口   1、矩阵键盘的原理 　　矩阵键盘又叫行列式键盘。
·2015-11-02 13:40

【连载】 FPGA Verilog HDL 系列实例--------8-3编码器

Verilog HDL 之 8-3编码器 原理： 　　在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。
·2015-11-02 13:39

【连载】 FPGA Verilog HDL 系列实例--------乐曲演奏

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 乐曲演奏 　　我们都知道，乐曲由音调和音长组成，只要将音调和音长控制好就能演奏出动听的乐曲。
·2015-11-02 13:39

one tip for HDL coding

　　In previos work, when I encounter the situation counter reach full state (such as counter[3:0] reaches 4'b1111), I used to manually flip counter to zeros on next rsing clock edge . However, I have&n
·2015-11-02 11:35

[笔记].浅析在Nios II中的两种寄存器映射方法的异同

    此处以我所写的MAX7219为范例，从HDL接口描述到C语言软件编程，分析两种表面不一样、但实质是一样的寄存器映射方法，找出其中联系与区别。
·2015-11-02 11:58

运行cadence dpi例子出现的问题

与PLI的比较可参考如下文章：中文：http://www.moditek.com/expofile/stuart-pli-dpi.pdf英文：http://www.sutherland-hdl.com/
·2015-11-02 09:34

Verilog 初学笔记--顺序操作 和 并行操作的一点思考（参考黑金教程：Verilog HDL那些事 建模篇）

Verilog 是一门建模语言，而不是一门编程语言。同众多的编程语言相比，他最大的特点是并行性。即Verilog 不但能描述串行操作，也能描述并行操作。如果理解了Verilog 的并行设计原则，则设计的系统不但层次分明，且易于理解和维护。 如对于编程入门的流水灯，假设满足以下功能：三个LED灯，在三个时钟周期内分别输出高电平，如下图波形：在三个时钟周期内LED0，LED1，LED2轮流输出高电平
·2015-11-01 15:49

替换Quartus 自带编辑器 (转COM张)

使用QII自动调用Notepad++来打开HDL、sdc、txt等文件；并且可以在报错的时候，Notepad++可以直接高亮所报错的行（此模式下，Notepad++最大化后效果最佳）。
·2015-11-01 14:15

Basis that U have to know

       HDL design entry &
·2015-11-01 14:44

HDL之Bitwise operation

  1　　Verilog 1.1　　Bitwise operator 　　Bitwise operators perform a bit wise operation on two operands. 　　They take each bit in one operand and perform the operation with the corresponding bit i
·2015-11-01 12:55

【连载】 FPGA Verilog HDL 系列实例--------卡式电话计费器

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 卡式电话计费器 　　我们每天都在和手机打交道，更熟悉了打电话的各项业务，那么怎么通过Verilog
·2015-11-01 12:14

采用加法器数乘法器实现17位有符号数相乘（Verilog）

参考《基于Verilog HDL 的数字系统应用设计》，王钿 ，桌兴旺 编著   1 module signed_mult17b_addtree ( 2 mul_a, 3 mul_b
·2015-11-01 10:34

异步复位、同步释放

在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《Verilog HDL设计与验证》一书中关于复位的章节，可谓受益匪浅
·2015-11-01 10:27

[文档].艾米电子 - 分频器，Verilog

对读者的假设 已经掌握： 可编程逻辑基础 Verilog HDL基础 使用Verilog设计的Quartus II入门指南 使用Verilog设计的ModelSIm入门指南
·2015-11-01 10:12

[笔记].怎样使用Debussy+ModelSim快速查看前仿真波形

引子：ModelSim是HDL仿真软件，Debussy是波形查看软件；搭配使用，相当爽。此处所谓快速查看前仿真波形仅为抛砖引玉，大家不要拘泥于此。两款软件的功能都很强大，请自行研究。
·2015-11-01 10:10

Spartan3硬件乘法器使用详解

明明FPGA已经自带了18*18位的硬件乘法器（大概总结了一下，Spartan6系列的硬件乘法器数量如图1所示，Spartan3的如图2所示），好多书籍却要花费较多经历来讲如何用HDL语言来实现乘法；这是一个非常复杂的过程
yuan1164345228·2015-11-01 10:00

【原创】Quartus II 实验流程说明书

[原创]Quartus II  实验流程说明书 Abstract 本说明书详细介绍了如何使用Quartus II进行建立工程、HDL文件输入、编译、仿真、引脚锁定、配置FPGA等实验流程。
·2015-11-01 10:06

zc702-自定义AXI-IP核实验

目的：自定义一个IP核，通过AXI总线与ARM系统连接环境：Win732bitVivado2014.4.1Xilinxsdk2014.4开发板：Zc702第一步：新建一个自定义的HDL模块，本实验新建一个
huamingshen·2015-10-31 22:00

modelsim se 10.1a 下载与破解

      学HDL避免不了的要用到modelsim，遗憾的是至今也没怎么用，昨天下载了modelsim装上了，鼓捣破解鼓捣了一阵子。
·2015-10-31 17:18

标题：Quartus II警告及原因

  1、Warning (10227): Verilog HDL Port Declaration warning at PRESS_MODELE.v(29): data type
·2015-10-31 15:05

Verilog HDL模块的结构

一个设计是由一个个模块（module）构成的。一个模块的设计如下: 1、模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最 后通过由顶层模块调用子模块来实现整体功能，这就是Top-Down的设计思想，如 3.3.1的例[3]。 2、模块包括接口描述部分和逻
·2015-10-31 14:50

verilog阻塞和非阻塞

阻塞语句最能体现verilog HDL和C语言之间的血缘关系，比如，在时钟沿触发的always进程里，若
·2015-10-31 11:55

[转帖]活用Quartus II内置模板，快速输入HDL代码、TimeQuset束缚及tcl语句等

在看Dolby公司的工程师编写的VHDL代码时，发现他们将工程及其子模块全部放在同一个文件中，刚开始看得我头晕晕的，后来发现可以通过顶层实体进行查看其RTL视图，从而理清各个模块间的关系。方法如下：Project Navigator-->Hierarchy-->Entity-->在顶层文件上右击-->Locate-->Locate in RTL'Viewer。就可以打
·2015-10-31 11:41

FPGA Verilog HDL 系列实例--------二进制与格雷码的转换

【连载】 FPGA Verilog HDL 系列实例 Verilog HDL 之 二进制与格雷码的转换 　　格雷码的特点：相邻的两个码组之间仅有一位不同。 普通二进制码与格雷码之间可以相互转换。
·2015-10-31 11:36

【连载】 FPGA Verilog HDL 系列实例--------顺序脉冲发生器

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 顺序脉冲发生器 一、原理 　　在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器
·2015-10-31 11:36

【连载】 FPGA Verilog HDL 系列实例--------序列信号发生器

【连载】 FPGA Verilog HDL 系列实例   Verilog HDL 之 序列信号发生器 一、原理 　　在数字电路中， 序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号
·2015-10-31 11:36

Verilog HDL SPI通信——写

module spi_write( input clk, //system clock:50M input rst, output reg cs, //chip select output sck, //chip clock:50K input din,
·2015-10-31 10:29

Verilog HDL--VGA显示

module vga( clk,rst_n, hsync,vsync, vga_r,vga_g,vga_b ); input clk; //50MHz input rst_n; //低电平复位 output hsync; //行同步信号 output vsync;
·2015-10-31 10:29

Verilog HDL串口发送程序

module myuart_trans( input clk, input rst, input TransEn, //transmit able input[7:0] DataToTrans, //Data prepared for transmitting output reg BufFull, //Dat
·2015-10-31 10:28

verilog HDL 串口接受程序

module myuart_rece( input Gclk, 　　　　//system clock input rst_n, 　　　　　　　　　　　　//glabol reset signal input rx, 　　　　　　　　 　　　　//serical data in output reg tx, 　　　
·2015-10-31 10:28

(原创)xilinx IP建立向导创建的目录和文件都是做什么的？----由错误ERROR:HDLCompiler:Instantiating from unknown module 引发的思考

使用了XPS中建立 和导入 IP 向导 (简称ipwiz)，默认的源码文件只有hdl/verilog目录下的"userlogic.v"和hdl/vhdl目录下的"ipname.vhd
·2015-10-31 10:07

【连载】 FPGA Verilog HDL 系列实例

　　Verilog HDL 是一种用于数字系统设计的硬件描述语言，它可用来进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析和逻辑综合。
·2015-10-31 10:18

Verilog HDL SPI通信——读

module spi_read( input clk, //system clock:50M input rst, output reg cs, //chip select output reg sck, //chip clock:50K input din, //DO
·2015-10-31 09:44

关于FPGA学习的几个问题

基础问题 FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是那个版本的，这个是基础，多了解也有助于形成硬件设计的思想。 在语言方面，建议初学者学
·2015-10-31 09:34

（原创）采用加法器数乘法器实现17位有符号数相乘（Verilog）

参考《基于Verilog HDL 的数字系统应用设计》，王钿 ，桌兴旺 编著   1 module signed_mult17b_addtree
·2015-10-31 09:09

RTL Compiler之synthesis steps

lib_search_path　path /　　　　rc:/> set_attribute 　script_search_path 　path / 　　　　rc:/> set_attribute 　hdl_search_path
·2015-10-31 08:44

Quartus报错之Error (10822): HDL error at mintue.vhd(37): couldn't implement registers for assignments on

今天用vhdl写数字时钟显示器：出现以下问题： 1、Error (10822): HDL error at mintue.vhd(37): couldn't implement registers for
·2015-10-30 14:11

[文档]. 艾米电子 - 参数与常量，Verilog

对读者的假设 已经掌握： 可编程逻辑基础 Verilog HDL基础 使用Verilog设计的Quartus II入门指南 使用Verilog设计的ModelSIm入门指南
·2015-10-30 13:08

RTL Compiler之Example

Mapping 　　 Step 1　　Source files 　1)　make directory 1 mkdir Lab 2 cd Lab 3 mkdir HDL
·2015-10-30 12:00

实现FPGA Verilog HDL与NIOS II的通信数据交换——利用PIO实现通信

这种方法比较简单，好理解，需要注意的一个地方是PIO的设置，如果是NIOS需要输出信号就讲信号设置为输出，如果需要接受其它Verilog模块的信号就设置为输入，但是中断不能勾选，否则会出现问题，本人就是勾选了中断，导致浪费了很多时间。最后的效果如下：Verilog模块与软核相连即可。NIOS中读取输入端口的值函数为flag=IORD_8DIRECT(KEY_BASE,0);
qianhaifeng2012·2015-10-28 16:00

实现FPGA Verilog HDL与NIOS II的通信数据交换——利用AVALON总线

平时用FPGA基本都是全程用VerilogHDL编程，当遇到液晶的时候，发现Verilog的还不如C语言来的方便，但是用NIOS来编写的时候，实现NIOS与Verilog的通信又是一个问题，今天用了两种方法实现Verilog与NIOS通信的方法。第一：利用AVALON总线，自定义IP核，将Verilog部分挂到AVALON总线，利用AVALON总线与NIOS通信，在NIOS中利用函数读取AVALO
qianhaifeng2012·2015-10-28 15:00

用Verilog HDL写了个sine wave generator

弄的蛋都碎了阿。。。 先上代码： sine.v  module sine (clk, nrst, dout);      input       clk,      &n
·2015-10-28 09:18

（原创）Code Edit的神器UltraEdit（UltraEdit）（代码编辑）

我不是一个专职的程序员，但经常会要写一些单片机底层的code和hdl code，起初用UE，是因为查找和批量修改很方便，而且不会额外的生成一些“垃圾”文件；现在用UE三年多了，一直都没有找到更好用的来替换掉它
·2015-10-27 16:52

[文档]. 艾米电子 - 参数与常量，Verilog

来源:张亚峰的博客园 http://www.cnblogs.com/yuphone/archive/2010/12/18/1909772.html 内容 1 常量 HDL代码经常在表达式和数组的边界使用常量
·2015-10-27 14:11
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