hdl

Vivado使用技巧（18）：仿真功能概述

Vivado设计套件支持如下仿真工具：VivadoSimulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。
FPGADesigner·2018-08-21 19:22

用行为级描述方式实现一个加法器电路（基于ISE的设计）（2输入1位全加器电路）

硬件语言描述首先使用行为级描述方式的硬件描述语言（HDL）设计一个一位全加器电路，VerilogHDL设计代码如下：`timescale1ns/1ps//////////////////////////
李锐博恩·2018-08-13 17:47

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第七章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，
苑同学·2018-08-04 13:22

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第六章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，
苑同学·2018-08-04 13:14

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第五章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，
苑同学·2018-08-04 11:56

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第四章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，
苑同学·2018-08-04 11:42

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第二、三章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，
苑同学·2018-08-04 11:32

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第一章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本。在学习的过程中，博主对每一章的知识点进行了梳理，对其中重要的知识点（博主认为的）都做了归纳，当然也有些知识点被博主舍弃掉了。学习的过程中也存在一些没看太明白的地方，对于这些内容，
苑同学·2018-08-04 11:19

目标反射回波检测算法及其FPGA实现（准备篇）： 用Verilog-HDL状态机控制硬件接口

基于FPGA的目标反射回波检测算法及其实现（准备篇）：用Verilog-HDL状态机控制硬件接口前段时间，开发了一个简单的目标反射回波信号识别算法，我会分几篇文章分享这个基于FPGA的回波识别算法的开发过程和原码
helesheng·2018-08-03 16:00

模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）

目录前言模6计数器VerilogHDL语言描述测试文件仿真电路图RTLSchematicTechnologySchematic模10计数器VerilogHDL语言描述测试文件仿真波形RTLSchematicTechnologySchematic前言详细地了解这些简单的计数器并非毫无意义的，因为它是组成大型计数器的小模块，如果大型的计数器不太好理解，那么分解出来分别研究，不也是一种好的办法吗？这篇博
李锐博恩·2018-08-01 21:31

FPGA实验案例

能让初学者快速了解HDL语言的特性。从而更好，更快的进行硬件的开发。
finlu·2018-07-27 00:06

学习 FPGA之前的基础知识

但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。
weixin_30702413·2018-07-18 06:00

verilog HDL 计数器

1.二进制法六十进制计数器moduletimer(inputclk,outputreg[5:0]counter//转化为二进制有几位);parameteri=59;//宏定义任意进制计数器always@(posedgeclk)beginif(counter==i)counter<=0;elsecounter<=counter+1'b1;endendmodule2.8421BCD码六十进制计数器mo
Danfan777·2018-07-12 20:01

腐蚀运算算法的HDL实现

视频图像数据在经过边缘检测后我们可以得到二值的视频图像，这篇博客要介绍的是在二值图像的基础上进行腐蚀算法操作。下面介绍一下腐蚀运算，在下面的矩阵中，我们用0来表示虫子，用1来表示大米，虫子腐蚀大米的过程即为腐蚀运算，我们用3*3像素矩阵来解释。腐蚀运算之后就变成了下面的矩阵。观察发现，上图中因为蛀虫（0）的存在，将8颗大米（1）腐蚀掉，最后只剩下蛀虫（0），右图中没有蛀虫（0），因此大米一颗不烂，
dongdongnihao_·2018-07-09 21:09

教你学好FPGA，轻松快速实现工程梦

1入门首先要掌握HDL（HDL=verilog+VHDL）第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。
嵌入式资讯精选·2018-05-28 11:00

system generator学习笔记【02】

接触systemgenenrator初步学习的有四点：1）基本模块的搭建，这是sysgen的基本组成要素；2）跨时钟域、多模块的联合仿真，这是工程应用的一般场景；3）sysgen与HDL的转化，这是应用落地的一部分
桂。·2018-05-20 23:00

移位寄存器专题（verilog HDL设计）

目录移位寄存器简介分类4位右移位寄存器工作原理1、16位右移位寄存器2、16位左移寄存器3、串行输入并行输出寄存器4、并行输入串行输出移位寄存器移位寄存器简介移位寄存器内的数据可以在移位脉冲（时钟信号）的作用下依次左移或右移。移位寄存器不仅可以存储数据，还可以用来实现数据的串并转换、分频，构成序列码发生器、序列码检测器，进行数值运算以及数据处理等，它也是数字系统中应用非常广泛的时序逻辑部件之一。分
李锐博恩·2018-05-19 21:11

查找表（Look-Up-Table)的原理与结构（Xilinx Spartan-II）

当用户通过原理图或HDL语言描述了
李锐博恩·2018-05-16 23:13

吃鸡蛋到底会不会升高胆固醇

医生通常最关心的是“好”胆固醇（HDL）与坏胆固醇（LDL）的比例。一个大鸡蛋含有212mg胆固醇，但这并不意味着鸡蛋会在血液中升高“坏胆固醇”种类和数量。
玛丽莲_Moz·2018-04-21 20:42

Testbench基本入门

1编写testbench目的编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。
Autumn_He·2018-04-13 16:23

Verilog HDL的超前进位全加器设计

通常我们所使用的加法器一般是串行进位，将从输入的ci逐位进位地传递到最高位的进位输出co，由于电路是有延迟的，这样的长途旅行是需要时间的，所以为了加快加法器的运算，引入了超前进位全加器。全加器的两个逻辑表达式sum=a^b^cin;co=a&b|(a^b)&cin;sum=a^b^cin;co=a&b+a&cin+b&cin;这两个公式的电路图看起来不一样，但其实是一样的，同一个功能的电路可以有不
quxing10086·2018-04-12 02:07

quartus软件设计实现8位二进制乘法器电路

三、实现方案（包括原理框图和HDL设计流程图）该乘法器是由8位二进制加法器构成的以时序方式设计的乘法器，通过逐项移
minixiguazi·2018-03-25 10:29

【王兴国营养特训班】第5期第29课7组虞文施

其他类型的血脂异常，如TG增高戒HDL-C降低不ASCVD发病危险的升高也存在一定的关联。有效控制血脂异常，对我
虞文施·2018-03-19 23:39

zynq开发软件操作整体流程

IP集成形式，zynq均是以IP为核心来构建）首先要添加zynq的ps部分，PL-PS的接口，外围接口模块等等（根据需要进行配置，需要学习配置处理）；其次进行约束文件配置；3.模块配置完成，生成可综合的HDL
choose123·2018-02-12 14:03

学数字设计的软件工程师该了解的时钟知识

如果没有时钟，他们就可以将HDL（HardwareDescriptionLanguage，硬件描述语言）转换为一种编程语言，如$display，if和for循环，如同其他的任何编程语言一样。
嵌入式资讯精选·2018-01-22 00:00

高血压患者如何看体检检查的血脂化验报告单？好多人看错了！

我们临床上常用的血脂化验有4项（TC，TG；LDL-C，HDL-C）或7项（前4项加Lp(a)，ApoA1，ApoB）。
余千兰·2017-11-27 22:54

第一次接触FPGA至今，总结的宝贵经验~

当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plusII原理图环境下用74系列逻辑器件搭建起来的。后来
徐Jiao·2017-11-19 20:29

使用Verilog HDL语言实现4位超前进位加法器

一、1位半加器的实现1.1原理半加器由两个一位输入相加，输出一个结果位和进位，没有进位输入的加法器电路。1.2真值表1.3逻辑表达式S=A^BC=A&B1.4Verilog实现modulehalf_adder(inputa,inputb,outputsum,outputc_out);assignsum=a^b;assigncout=a&b;endmodule二、1位全加器的实现2.1原理由两个1位
Zach_z·2017-10-26 14:28

FPGA自动售货机设计

将编写好的HDL程序烧制到现场可编程逻辑器件FPGA中,然后通过控制输入电路把信号输入到FPGA,由八个
kikyu·2017-10-22 15:43

BQ小测试的正确答案：看看你对身体健康了解多少？

1、D：每周是两次牛排的人只会加快老化不到1年，而每天抽一包香烟的人会加快老化8年；健康的hdl含量只达到29，会加快老化约4年；逃避麻烦的工作，逃避本身带来的压力，会让你加快老化8年。
April双双·2017-09-15 12:48

创客关键词-1-开源硬件

开源硬件设计者通常会公布详细的硬件设计资料，如机械图、电路图、物料清单、PCB版图、HDL源码和IC版图，以及驱动开源硬件的软件开发工具包等。2特点第一：人人可用（任何人可以任
0208_郑欣欣·2017-09-12 12:13

创客关键词-1-开源硬件

开源硬件设计者通常会公布详细的硬件设计资料，如机械图、电路图、物料清单、PCB版图、HDL源码和IC版图，以及驱动开源硬件的软件开发工具包等。2特点第一：人人可用（任何人可以任
0208_郑欣欣·2017-09-12 12:13

Verilog HDL 学习要点总结

原文转自：http://www.ninthday.net/2011/07/learning-verilog-hal-2.html1、网络类型的变量不能储存值，而且它必须受到驱动器(例如门或连续赋值语句，assign)的驱动。如果没有驱动器连接到网络类型的变量上，则该变量就是高阻的，即其值为z。常用的网络数据类型包括wire型和tri型。这两种变量都是用于连接器件单元，它们具有相同的语法格式和功能。
tomorrowNeverComes·2017-07-29 17:45

FPGA学习之Verilog HDL 一

1、间隔符Verilog的间隔符包括空格符（\b）、TAB键（\t）、换行符（\n）以及换页符。如果间隔符并非出现在字符串中，则该间隔符被省略。所以编写程序时，可以跨越多行书写，也可以在一行内书写。间隔符起分隔文本的作用，在必要的地方插入适当的空格或换行符，可以使文本错落有致，便于阅读与修改。2、注释符Verilog支持两种形式的注释符：/*---*/和//，其中/*---*/为多行注释符，用于写
mnicyn·2017-07-25 12:05

HDL代码风格建议（2）乘法器和DSP推断

InferringMultipliersandDSPFunctionsInferringMultipliersmoduleunsigned_mult(out,a,b);output[15:0]out;input[7:0]a;input[7:0]b;assignout=a*b;endmoduleVerilogHDLUsignedMultiplierNote:Thesigneddeclarationi
大雪球·2017-07-20 10:00

HDL代码风格建议（1）使用示例和IP

RecommendedHDLCodingStylesHDLcodingstylescanhaveasignificanteffectonthequalityofresultsthatyouachieveforprogrammablelogicdesigns.SynthesistoolsoptimizeHDLcodeforbothlogicutilizationandperformance;howe
大雪球·2017-07-20 09:00

vcs/verdi filist

/hdl/p460s_defines.v+incdir+$SYNOPSYS/dw/sim_ver+incdir+./vera/ver_shell/ppc460_P
FLYMOOD·2017-06-30 21:00

ModelSim仿真实例教程

ModelSim是Mentor的子公司MedelTechnology的一个出色的VerilogHDL/VHDL混合仿真软件，它属于编译型仿真器（进行仿真前必须对HDL源码进行编译），方针速度快，功能强。
大佬带带我鸭·2017-06-07 08:23

ModelSim仿真实例教程

ModelSim是Mentor的子公司MedelTechnology的一个出色的VerilogHDL/VHDL混合仿真软件，它属于编译型仿真器（进行仿真前必须对HDL源码进行编译），方针速度快，功能强。
大佬带带我鸭·2017-06-07 08:23

xilinx ise 14.7破解版详细安装教程(含license许可文件)

XilinxISE是一款世界著名的硬件设计软件，它为设计流程的每一步都提供了直观的生产力增强工具，覆盖从系统级设计探索、软件开发和基于HDL硬件设计，直到验证、调试和PCB设计集成的全部设计流程。
佚名·2017-05-17 17:33

世界上公认的最健康的10种食物，你知道多少？

1柠檬柠檬富含维生素C，可以帮助增加体内“好胆固醇”（HDL)。柠檬中含有柑橘黄酮，其抗炎消肿作用有助抑制癌细胞生长。
通焕之志·2017-05-14 15:59

自定义一个AXI-IP核

目的：自定义一个IP核，通过AXI总线与ARM系统连接环境：Win732bitVivado2014.4.1Xilinxsdk2014.4开发板：Zc702第一步：新建一个自定义的HDL模块，本实验新建一个
青豆1113·2017-05-13 22:04

verilog hdl 时序逻辑电路0

testshixu.v`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:11:48:2205/06/2017//DesignName://ModuleName:testshixu/
dddddppppp123·2017-05-06 15:20

FPGA作业_阶段一

一、六进制计数器仿真题目内容如下：自行绘制的电路结构RTL设计图Quartus扫描生成的电路RTL图电路的波形仿真截图HDL代码modulecounter1(CLK,//输入时钟信号RST,//输入复位清零信号
Clara_D·2017-05-03 15:06

2017FPGA基本任务计数器仿真实验

DUWT_LAB/article/details/70207490目录2017FPGA基本任务计数器仿真实验目录计数器仿真实验1内容电路结构RTL设计图Quartus扫描生成的电路RTL图电路的波形仿真截图HDL
CindyWay·2017-04-28 09:40

Verilog HDL 定点数探索实验（加&乘）

#实验一：不同长度的2补码进行运算时，先进行符号扩展和数据对齐，然后再进行加、减法运算——————————————————————————————————————————————————————##设计方案一###方案描述-**使用Verilog语言，设计两个计数器**-**计数器1字长3比特，无符号数制，从0计数到7**-**计数器2字长4比特，二补码数制，从-7计数到7**-**设计符号扩展规
proton_boke·2017-03-14 21:33

electron打包问题小结

v=rP7j_hDL40Y，另外本文不涉及图标修改等，后续可能会完善加入。
显卡84du·2017-03-13 00:02

Verilog HDL语言的计数器程序

1.二进制法六十进制计数器moduletimer(inputclk,outputreg[5:0]counter//转化为二进制有几位);parameteri=59;//宏定义任意进制计数器always@(posedgeclk)beginif(counter==i)counter<=0;elsecounter<=counter+1'b1;endendmodule2.8421BCD码六十进制计数器mo
Danfan777·2017-03-12 21:54

一位资深工程师FPGA设计经验精华，吸收后你也能强大！

当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plusII原理图环境下用74系列逻辑器件搭建起来的。
usb_abc·2017-03-09 22:52

Verilog HDL——移位运算符

##概述在VerilogHDL中有两种移位运算符。>：(右移位运算符)其使用方法如下：a>>n;a>1=4’b0100;//右移1位后，低1位丢失，高1位用0填补4’b1001>>4=4’b0000;//右移4位后，低4位丢失，高4位用0填补##经验always@(CNTVAL_1)beginCNTVAL_1_shift>1;//CNTVAL_1shift//000-0000001-0010010
proton_boke·2017-03-06 21:00
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