hdl 第21页

Verilog HDL语言设计实现D触发器+计数器

分别采用结构描述和行为描述方式设计一个基本的D触发器，在此基础上，采用结构描述的方式，用8个D触发器构成一个8位移位寄存器。进行功能仿真，查看结果，把上述内容整理到实验报告。（1）行为描述:单个D触发器功能代码:moduleshiyan31(q,d,clk);inputd,clk;outputq;regq;always@(posedgeclk)%在时钟的每个下降沿beginq<=d;endendm

JZ_54·2020-06-28 22:57

利用Verilog HDL规划一款电子表芯片（万年历）

规划一款电子表芯片，能够显示年月日，星期，并且实现闰年的自动调整，钟振32768Hz。要求：增加测试设计，快速覆盖400年周期目的：掌握Verilog语言对组合逻辑的描述学习testbench的设计方法掌握仿真器（modelsim/Verilog/VCS）的仿真、调试、波形输出等常用技巧掌握DC约束规划方法、综合器使用、结果查看、后仿真等熟悉简单芯片从规划到实现方法设计思路：400年周期设定为19

早睡身体好~·2020-06-28 20:53

如何生成HDL例化模板？

In-vivado-how-to-generate-instantiation-template/td-p/471962《XilinxFPGA权威设计指南：基于Vivado2018集成开发环境》/何宾编著P87在传统的ISE开发环境中，提供了从用户自己设计的VerilogHDL代码中生成HDL

攻城狮Bell·2020-06-28 20:53

【不定期更新】FPGA/IC岗位常见笔试面试题总结（基础知识）

前端设计主要将HDL语言-->网表，后端设计是网表-->芯片版图。前端主要有需求分析与架构设计、RTL设计、仿真验证、逻辑综合、STA、形式验证。后端主要包括DFT、布局规划、布线以及版图物理验证。

weixin_34292959·2020-06-28 16:43

Verilog HDL | 简介与基本语法

致谢：本笔记基于龚黎明的系列讲解视频。(August10,2019)这篇文章的阅读量越来越多了，感谢各位对这篇文章的关注。从一个cs学生的角度来看，点击量多了，就说明在搜索引擎里这篇文章的排名已经比较靠前了，好的排名需要好的内容，这就给我的文章质量带来了挑战。不得不承认这篇文章在细节上有很多不足之处，大量笔记都是直接从视频里搬了下来，可能作为一个看了视频的人我觉得这篇文章可以作为好的笔记复习，但理

shawn233·2020-06-28 04:25

直播技术细节2

直播协议的选择国内常见公开的直播协议有几个：RTMP、HLS、HDL（HTTP-FLV）、RTP，我们来逐一介绍。RTMP协议：是Adobe的专利协议，现在大部分国外的CDN已不支持。

weixin_30794851·2020-06-28 00:29

Mentor Graphics ModelSim SE 10.5官方原版+完美破解

下载地址：http://bbs.eetop.cn/thread-629292-1-1.html这个txt里有下载地址Modelsimse是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持

weixin_30765319·2020-06-28 00:36

【转载】FPGA Verilog HDL 系列实例-------- 电子琴电子钟

这是我从论坛上转载过来的，觉得写的还不错，暂时先转载过来，等有空的时候再验证下。转载地址：http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=1269705&bbs_page_no=12&bbs_id=1029控制说明：1、电子琴：程序设计采用八个输入端口，分别与实验箱上的按键8~1引脚相连接，采用一个输出端口，与扬声器的引脚连接，时钟频率采用6MHz和

weixin_30246221·2020-06-27 15:10

Verilog实例化时的参数传递

类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html

weiweiliulu·2020-06-27 15:47

FPGA程序如何模块化设计?

综合与可综合的HDL设计综合的定义综合就是针对给定的电路实现功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机进行优化处理，获得一个能满足上述要求的电路设计方案。

wangkeyen·2020-06-27 13:55

Verilog HDL双沿采样（上升沿、下降沿）电路设计（深入理解）

目录前言题目方法一方法二注意点总结前言今天下午更新了一篇博客，对于博客中的一个问题我觉得有必要再深入探讨一下，那就是双沿采样电路。题目Buildacircuitthatfunctionallybehaveslikeadual-edgetriggeredflip-flop:方法一moduletop_module(inputclk,inputd,outputq);regq_d1;regq_d2;alw

wangkai_2019·2020-06-27 13:54

ADALM-PLUTO 上手（一）驱动工具安装和HDL部分

1.工具安装参考[ADALM-PLUTOforEndUsers]安装驱动和IIO(https://wiki.analog.com/university/tools/pluto/users)驱动安装不是很顺利win10的禁用了数字签名后串口的驱动还是有点问题，Win7一切都比较顺利。2.资料获取Hardware，firmware，Source，FPGAHDL等资源获取在ADALM-PLUTOforD

chrispauls·2020-06-27 04:50

胆固醇高不是胖人的专利，瘦人也要当心

胆固醇有好的，也有坏的1、高密度脂蛋白（HDL）俗称“好胆固醇”，具有保护作用，能抵御动脉硬化、粥样斑块的形成，并可以减少脂肪沉积在血管壁上，因而降低形成心脑血管疾病的机会。2、低密度脂蛋白（L

莱特维健·2020-06-26 20:38

设计MOORE型和MEALY型的可重叠101序列检测器

分析设计要求，列出全部可能状态1.未收到一个有效位（0）：S02.收到一个有效位（1）：S13.连续收到两个有效位（10）：S24.连续收到三个有效位（101）：S35.状态转移表如下b)画出状态转移图c)HDL

CQSeanLee·2020-06-26 19:22

可综合&不可综合

0.HDL历史HDL是HardwareDescriptionLanguage的缩写，中文名“硬件描述语言”，并不是“硬件设计语言（HardwareDescriptionLanguage）”

shengzhuzhu·2020-06-26 09:36

IC设计前后端流程与EDA工具

2、HDL设计输入设计输入方法有：HDL语言（Verilog或VH

shaobojiao·2020-06-26 08:37

Verilog HDL学习记录

1.{7{1'b0}}7位均为0{1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0}={7{1'b0}}2.&cntcnt[3:0]&cnt=cnt[0]&cnt[1]&cnt[2]&cnt[3]3.[7:0]addr[31:0]reg[7:0]addr[31:0]定义一个有32个8位寄存器addr，位宽为8，深度为324.=与<=组合逻辑使用"="赋值，时序逻辑使用"<="赋

jch_wang·2020-06-26 02:35

数字系统设计与Verilog HDL复习笔记1

第一章EDA技术概述数字器件经历了从SSI,MSI,LSI到VLSI，直到现在的SoC(SystemonShip，芯片系统)。SSI:小规模集成电路MSI:中规模集成电路LSI:大规模集成电路VLSI:超大规模集成电路PAL:可编程逻辑阵列GAL:通用阵列逻辑PCB:印制电路板FPGA:现场可编程门阵列CPLD：复杂可编程逻辑器件CAD:电脑辅助设计CAE:电脑辅助工程EDA:电子设计自动化RTL

狮子雨恋·2020-06-26 00:23

Verilog HDL简单设计实例（一）

VerilogHDL简单设计实例（一）声明8位带进位端的加法器利用电平敏感的always块来设计指令译码电路利用task和always块设计经比较后重组信号的组合逻辑。简单比较器的设计实例。连续赋值语句实现3-8译码器声明该专栏下文章为本人学习时的笔记及对一些知识点的理解，无法保证正确与否，有误之处还望指出。8位带进位端的加法器程序：moduleadd_8(cout,sum,a,b,cin);ou

APTXGM1·2020-06-25 20:52

EDA实验课课程笔记（六）——NC-verilog的介绍与使用（二）

EDA实验课课程笔记（六）——NC-verilog的介绍与使用（二）图形界面的基本步骤回顾命令行界面多步仿真0，准备文件的建立首先是新建cds.lib文件其次是hdl.var文件的建立1，编译2，描述3

ty_xiumud·2020-06-25 20:44

FPGA verilog HDL 呼吸灯及呼吸流水灯实现

项目一：FPGA的呼吸灯实现项目介绍：呼吸灯，就是想人们呼吸频率的一种led灯亮灭的一种表现形式。过程是慢慢变亮，然后变亮以后又慢慢变灭的一种过程。很多初学者会认为硬件逻辑语言怎么能控制电流的高低呢，让灯有多亮就调多亮，所以觉得不好实现，其实不用担心，呼吸灯捅破窗户纸就知道，其实是一个很简单的一个小项目，下面我将一步一步的讲解，并且实现。项目小知识讲解：本次项目会用到计数器，计时器在我上一个文章里

张华山·2020-06-25 17:22

Verilog HDL FPGA 计数器的设计及流水灯设计。

计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条

张华山·2020-06-25 17:21

逻辑综合工具DesignCompiler使用教程

逻辑综合工具DesignCompiler使用教程图形界面designvision操作示例逻辑综合主要是将HDL语言描述的电路转换为工艺库器件构成的网表的过程。

秋叶夏风·2020-06-25 17:24

FPGA学习笔记(四)——Verilog HDL条件语句与循环语句

FPGA学习笔记(四)————VerilogHDL条件语句与循环语句文章目录FPGA学习笔记(四)————VerilogHDL条件语句与循环语句1.if--else语句2.case语句3.forever语句4.repeat语句5.while语句6.for语句7.disable语句1.if–else语句其格式与C语言中的if–else语句类似，使用方法有以下3种：//形式1：只有if的形式if(表达

DID 迪·2020-06-25 17:24

FPGA学习笔记(五)——Verilog HDL任务与函数、编译向导

FPGA学习笔记(五)————VerilogHDL任务与函数、编译向导文章目录FPGA学习笔记(五)————VerilogHDL任务与函数、编译向导1.任务task与function的区别2.任务task自动任务3.函数function递归函数常量函数带符号的函数小结4.编译向导宏定义`define文件包含语句`include条件编译指令\`ifdef\`else\`endif时间尺度`times

DID 迪·2020-06-25 17:53

转载：如何学习FPGA

转载：https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL（HDL=verilog+VHDL）。

杜勇老师·2020-06-25 12:16

Loam Velodyne VLP16 激光雷达使用

首先安装vlp16的驱动，实验机器是ubuntu16.04x64，ROS版本kinetic，目前ROS支持的Velodyne型号是：HDL-64E，HDL-32E，VLP-16。

Yeah2333·2020-06-25 11:35

采用FPGA实现实时边缘检测VGA显示

采用FPGA实现图像算法，本质上是为了追求更高的处理速度，通过HDL设计专用电路并在FPGA上运行，可实现CPU或者DSP架构达不到的数据吞吐量。图像采集。

SakuraForever·2020-06-25 10:47

尖端科技！在128线激光雷达正式发布前一睹它的真身

与目前自动驾驶公司广泛采用的另一款高线数激光雷达HDL-64相比，VLS-128得到了全面的性能升级：首先VLS-128的探测距离最远可达300米，整体性能是HDL

全球物联网观察·2020-06-25 03:45

如何通俗理解FPGA与Verilog HDL？——快速入门Verilog HDL及FPGA系列1

如何通俗理解FPGA与VerilogHDL？——快速入门VerilogHDL及FPGA系列11.从新手到专家之路任何领域从新手到专家都分5个阶段：探索期入门期胜任期高手期专家期从入门期到胜任期再到高手期都是可以通过项目历练而达到，但是从高手器到专家期一般由人的思维而决定。这其中最难的就是入门期的新手入门阶段，由于新手期的迷茫，特别是没有高人指点的情况下，新手的学习状态曲线呈现出波荡起伏的趋势：新手

BraveWayne·2020-06-25 02:19

Modelsim 快捷键

http://www.pldworld.com/_hdl/2/_ref/se_html/manual_html/se_man_XHTMLTOC.html中文翻译源于网上流传，多次被转载的一份翻译，比如下面这个链接

Phenixyf·2020-06-24 19:40

数字ic知识点总结

verilog实现任意分频计算机体系结构——流水线技术（Pipelining）敏感列表数字ic设计流程长沟道器件电压和电流的关系亚稳态DMA(直接内存访问)FIFOVerilog整理笔记之SRAM篇RAM家族HDL

PCChris95·2020-06-24 11:35

Xilinx vitis学习教程：ZYNQ之lwip使用Echo server（2）

继续学习ZYNQ，吃了好几年灰的ZYNQ7020开发板一直没时间玩，现在稍微有点时间，准备空闲之余折腾一下，之前一直使用STM32等各式单片机，LINUX知识也知道一点，对HDL也是一窍不通，现在准备恶补一下

joy_v·2020-06-24 08:00

Verilog HDL按键消抖

modulekey_led(clk,rst_n,key_in,led_out);inputclk;//50Minputrst_n;input[3:0]key_in;output[3:0]led_out;reg[19:0]count;reg[3:0]key_scan;//按键扫描值always@(posedgeclkornegedgerst_n)//采样按键值，采样频率小于按键毛刺频率，相当于滤除掉

jliang981·2020-06-24 04:46

Velodyne VLP-16数据显示与录制

一年前就玩过HDL-32E，但是当时没有总结记录的习惯，今天就记录一下VLP-16的数据显示和录制方法，可以验证设备是否有问题。

W_Tortoise·2020-06-24 03:49

显示译码器——Verilog HDL语言

MMagicLoren·2020-06-24 02:39

计数器——Verilog HDL语言

MMagicLoren·2020-06-24 02:39

全加器——Verilog HDL语言

MMagicLoren·2020-06-24 02:39

半加器——Verilog HDL语言

MMagicLoren·2020-06-24 02:38

多路选择器——Verilog HDL语言

MMagicLoren·2020-06-24 02:38

如何学习FPGA

一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。

队长-Leader·2020-06-24 00:58

选择VHDL还是verilog HDL？

硬件描述语言HDL（HardwareDescribeLanguage）HDL概述随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。

jg24·2020-06-23 21:24

3-8译码器的几种Verilog HDL代码描述方法

以低电平输出为例：第一种：case语句`timescale10ns/1nsmoduledecode3_8(data_out,data_in,enable);input[2:0]data_in;inputenable;output[7:0]data_out;reg[7:0]data_out;always@(data_inorenable)beginif(enable==1)case(data_in)

jerrylwb_2011·2020-06-23 21:33

erro: "Instantiation of '***' failed. The design unit was not found"

其问题在于，我们在用HDL输入时，仿真调试没有问题，而将

天江山·2020-06-23 20:25

基于FPGA的卷积网络加速设计

我没有接触过，不知道转化为底层HDL效率如何。本科学了verilog，因此还是用的verilogHDL硬件语言设计的。为了权衡系统资源及计算速度，制定了以下并行策略，如图所示。

hunterlew·2020-06-23 16:12

Simulink使用之HDL Code使用步骤（一）

Matlab&Simulink，是因为Matlab功能之强大，之前也使用了simulink搭建了一些模型，此篇介绍Simulink中的HDLCode之使用，即，将SImulink的model文件转化为hdl

隔壁老余·2020-06-23 16:53

verilog HDL 的环境搭建

环境搭建安装IcarusVerilog和GTKwave由于IcarusVerilog中已经包含了GTKWave所以直接从http://bleyer.org/icarus/下载安装，这里提供的为Windows版，我下载的为当前时间最新版：iverilog-10.1.1-x64_setup.exe，整个安装包才9.77MB，安装后也只有不到50MB。经测试，其实安装后只要把安装所在目录打包复制到其它电

hucongWh·2020-06-23 13:07

Verilog HDL计数器设计（作业1）

VerilogHDL计数器设计（作业1）目录：VerilogHDL计数器设计作业1设计内容信号定义RTL设计图QuartusRTL电路图计数器波形仿真图计数器代码设计内容信号定义RTL设计图QuartusRTL电路图计数器波形仿真图计数器代码设计内容设计一个计数器，该计数器在电路复位后会循环的从0值递增计数到最大值，计数最大值是一个循环变化的过程，计数器复位之后，第一次计数最大值是6，然后是7、8

FolovL·2020-06-23 12:39

嵌入式应用中软硬件结合的调试体会

嵌入式工程师往往都是全才，系统方案，硬件设计，软件设计，一直到硬件安装，在NIOSII应用中还需要写HDL模块，最后进入调试。

baizhiwen_2005·2020-06-22 16:59

16位MIPS指令集RISC结构简单CPU实现

全部使用FPGA设计，老师不让用HDL语言，只好用原理图的方式（虽然还是偷偷用了些HDL）。

anychenp·2020-06-22 14:10

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